摘要：在現(xiàn)代數字通信系統(tǒng)中，為了擴大信道的傳輸容量提高信號傳輸效率，常采用數字復接的技術。在分析了PCM30／32路系統(tǒng)基群信號幀結構的基礎上，以EDA綜合仿真設計軟件QuartusⅡ8．0為開發(fā)平臺，利用Verilog HDL硬件描述語言進行系統(tǒng)建模，設計了一種基于FPGA的同步數字信號復接系統(tǒng)。經過對系統(tǒng)的功能仿真測試及綜合布局布線分析，驗證了輸入／輸出的邏輯關系，實現(xiàn)了系統(tǒng)中在發(fā)送端進行數字復接和接收端同步分解還原的設計要求，功能穩(wěn)定可靠。
關鍵詞：FPGA；數字通信；數字復接；幀同步
0 引言
數字通信系統(tǒng)包括發(fā)送設備、接收設備和傳輸設備，在現(xiàn)代數字通信中，為了擴大信道傳輸容量提高傳輸效率，通常需要將若干低速數字碼流按一定的規(guī)范復接為一個高速數據碼流流，以便在高速寬帶信道中傳輸。目前采用較多的技術是頻分多路復用和時分多路復用，頻分多路復用適用于模擬通信，例如載波通信；時分多路多復用適用于數字通信，例如PCM通信。數字復接技術就是依據時分復用的基本原理完成數據碼流合并和分解還原的一種專門技術，并且是數字通信中的一項基礎技術。以往的數字復接系統(tǒng)大多采用模擬電路或傳統(tǒng)的ASIC設計，電路復雜龐大且受器件局限性約束；由于近年來基于FPGA可編程器件的電路設計發(fā)展迅速，可方便反復編寫和修改主程序及相關參數，靈活性和穩(wěn)定性都很高。本文以我國廣泛應用的PCM30／32基群數字信號為例，介紹這種基于FPGA流程設計的同步數字信號復接和分解方案，使用EDA仿真設計工具QuartusⅡ和Verilog HDL硬件描述語言對數據復接和分解的關鍵步驟進行功能仿真和驗證。
1 PCM30／32路系統(tǒng)幀結構介紹
時分復用的基本原理是將時間段分割成若干路時隙，每一路信號分配一個時隙，幀同步碼和其他業(yè)務信號、信令信號再分配一個或兩個時隙，這種按時隙分配的重復性比特即為幀結構。在PCM30／32路基群設備中是以幀結構為單位，將各種信息規(guī)律性地相互交插匯成2 048 Kb／s的高速碼流。PCM30／32路系統(tǒng)的整個系統(tǒng)共分為32個路時隙，其中30個路時隙分別用來傳送30路話音信號，一個路時隙用來傳送幀同步碼，另一個路時隙用來傳送信令碼。
PCM30／32路系統(tǒng)中一個復幀(1復幀時間為2 ms)包含16幀，編號分別為F0幀，F(xiàn)1幀，F(xiàn)2幀，…，F(xiàn)15幀，每幀(每一幀的時間為125μs)又包含有32個路時隙，其編號為TS0，TS1，TS2，…，TS31，每一路時隙時間為3．9μs，包含有8個位時隙，其編號分別為D1，D2，…，D8，每個位時隙的時間為0．488μs。其中TS1～TS15及TS17～TS31共30個時隙用于傳送第1～30路的信息信號。偶幀的TS0時隙傳送幀同步碼，其碼型為{×0011011}；奇幀TS0時隙用于傳送幀失步對告和監(jiān)視告警碼等，碼型為{×1A1SSSSS}。TS16時隙用于傳送復幀同步信號、復幀失步對告及各路的信令(掛機、撥號、占用等)信號，當TS16用于傳隨信令時，它的安排是子幀F(xiàn)0的TS16時隙用于傳復幀失步對告碼及復幀同步碼，F(xiàn)1子幀的TS16時隙傳送第1路和第16路的信令信號，F(xiàn)2子幀的TS16時隙傳送第2路和第17路信令信號，依次類推，每一子幀內的TS16時隙只能傳送2路信令信號碼，這樣30路的信令信號傳送一遍需要15個子幀的TS16時隙，每個話路信令信號碼的重復周期為1個復幀周期。綜上所述并結合抽樣理論，每幀頻率應為8 000 f／s，幀周期為125μs，所以PCM30／32路系統(tǒng)基群信號總數碼率為：
2 同步數字復接技術原理
2．1 數字復接系統(tǒng)簡介
數字復接系統(tǒng)包括發(fā)送端和接收端兩部分，通常稱為復接器(Digital Multiplexer)和分接器(Digital Demultiplexer)。數字復接器由定時單元和復接單元所組成，是把2個或多個低速的支路數字信號按照時分復用方式合并成為一路高速的數字信號的設備；數字分接器是由同步、定時和分接單元所組成，是把合路數字信號分解還原為原來的支路數字信號的設備。定時單元給設備提供統(tǒng)一的基準時間信號；同步單元可以從接收到的復用信碼中提取與發(fā)送單元相位一致的同步時鐘信號以及幀同步信號，從而真正實現(xiàn)數字復接系統(tǒng)的同步特性。在實際信號傳輸中，發(fā)送端把低速數字信號合并為高速信號的同時，常插入巴克碼用作幀同步碼，以便于解復用識別定位；在接收端，幀同步碼能否被準確識別直接決定了能否正確地分接還原出各個支路信號。系統(tǒng)總體結構簡圖如圖1所示。
2．2 時分復接中的同步技術
數字通信中的同步技術，也稱為定時，包括位同步(也稱時鐘同步)和幀同步，這是數字通信系統(tǒng)的一個重要特征。位同步是最基本的同步，是實現(xiàn)幀同步的前提，位同步的基本含義是收、發(fā)兩端的時鐘頻率必須同頻、同相，這樣接收端才能正確接收和判決發(fā)送端送來的每一個碼元。為了達到收、發(fā)端頻率同頻、同相，在設計傳輸碼型時，一般要考慮傳輸的碼型中應含有發(fā)送端的時鐘頻率成分。這樣，接收端從接收到的經過復用的碼元信號中提取出發(fā)端時鐘頻率來進而得到同頻、同相的收端時鐘，就可以做到位同步；幀同步是為了保證收、發(fā)對應的話路在時間上保持一致，這樣接收端就能正確接收發(fā)送端送來的每一個話路信號，當然這必須是在位同步的前提下實現(xiàn)。為了建立收、發(fā)系統(tǒng)的幀同步，需要在每一幀(或幾幀)中的固定位置插入具有特定碼型的幀同步碼。這樣，只要收端能正確識別出這些幀同步碼，就能正確辨別出每一幀的首尾，從而能正確區(qū)分出發(fā)端送來的各路信號。上面介紹的PCM30／32路基群信號的TSO時隙傳輸的幀同步信號就是為了實現(xiàn)該功能。
2．3 復用方法
數字復接的方法主要有按位復接和按字復接、按幀復接三種。對PCM基群信號來說，一個碼字由8位碼組成，代表一個樣值，所以該系統(tǒng)采用按字復接的方法。每個復接支路依次輪流插入8位碼組成的碼字。復接以后的合路信號碼流順序為：第1路的TS0，第2路的TS0，第3路的TS0，第4路的TS0；然后再是第1路的TS1，第2路的TS1，后面依次類推循環(huán)進行。這種方式完整保留了碼字的結構，有利于多路合成處理和交換。按字復接方法要求設備有較大的存儲容量，至少能存儲一個碼字。
相對比而言，按位復接就是指每次只復接每個支路的一位碼字，復接后的碼序列中第1時隙中的第1位表示第1支路第1位碼，第2位表示第2支路第1位碼，后面依次類推。各路的第1位碼依次取過以后，再循環(huán)此后的各位碼，這種方法的特點是復接時每支路依次復接1 b，對設備要求簡單，但破壞了原來的樣值碼字結構；同理而言，按幀復接是指每次復接一個支路的一幀數碼，復接后的碼元序列相當于把按字復接中的某一時隙替換為某一個幀信號。這種復接方法的特點是：每次復接一個支路的一幀信號，因此按幀復接時不破壞原來各幀的結構，有利于信息交換，但要求有很大容量的緩沖存儲器，電路結構相對復雜。如圖2所示為按位復接和按字復接的原理示意圖。
3 基于FPGA的同步數字復接系統(tǒng)設計與實現(xiàn)
根據系統(tǒng)實現(xiàn)功能要求的特征，本文以Verilog HDL硬件描述語言為基礎對電路進行功能描述，建立FPGA模型，利用綜合仿真設計工具QuartusⅡ8．0對復用端和分解端分別進行系統(tǒng)功能仿真、綜合布局布線，并結合仿真波形結果，分析說明系統(tǒng)功能實現(xiàn)的正確性。
3．1 復用端電路設計原理
復用端主要由定時時鐘輸入、時鐘分頻和復接模塊組成，電路原理框圖如圖3所示。定義一路8 MHz的定時時鐘輸入信號CLK8和4路2 048 Kb／s的PCM基群信號a，b，c，d為支路輸入。定時時鐘通過分頻產生一路2 MHz的模塊內部時鐘信號，并由模塊內部邏輯產生一路LD控制信號。復接器主要完成功能為在2 MB時鐘控制下，接受支路輸入的基群碼元信號，每接收到8個碼元信號后將其分別鎖存在4個支路鎖存器re-ga，regb，regc和regd中，然后在LD控制下將其搬移到32位并入串出移位寄存器，同時在8 MHz時鐘信號控制下串行輸入經過復用的8 196 Kb高速信號e，其中LD信號的周期被設計為PCM信號的一個時隙間隔，系統(tǒng)利用時鐘的同步性可實現(xiàn)4路低速支路輸入和一路高速串行輸出，電路原理結構圖如圖3所示。
3．2 復用端功能仿真結果分析
利用QuartusⅡ進行綜合仿真后，加載波形進行功能仿真分析。由于一幀信號碼元信息太多，為了便于分析，對仿真結果截取了一個LD周期，也即一個時隙的碼元信號復用情況。CLK2時鐘上升沿采集支路某一時隙碼元信號并存入鎖存器，為方便表示，利用十六進制數據表示信號某時刻狀態(tài)值，如圖4所示。
LD上升沿到來時刻，支路寄存器采集到的一個時隙碼元信號情況值為：rega=10010010B(92H)；regb=11010101B(D5H)；regc=11000110B(C6H)；regd=11010100B(D4H)。經過時分同步復用后的高速輸出信號為：e=10010010110101011100011011010100B(92D5C6D4H)，信道傳輸速率提高了4倍。碼元信號復用過程及仿真波形示意如圖4所示。
3．3 分解端電路設計原理
在分解端，8 MHz高速串行信號e首先經過同步時鐘提取模塊，根據串行數據的內部特點，利用數字鎖相環(huán)等技術提取出和發(fā)送端同頻、同相的時鐘信號CLK8，然后經過幀同步檢測模塊，建立狀態(tài)機對串行數據中的TS0時隙的幀同步碼元進行檢測；這樣保證了接收端能夠準確無誤的恢復發(fā)送端的數據。對于高速數據分解為4路支路信號的電路原理剛好和復用端相反，如圖5所示。
3．4 分解端功能仿真結果分析
與復接端相反，利用CLKS高頻時鐘讀取串行e的碼元信號到鎖存器rege中，LD信號為內部邏輯產生的控制信號，負責碼元分解搬移。由于一幀信號容量過大，故截取了某幀內的一個時隙以便于觀察分解還原功能的實現(xiàn)，在32個CLK8時鐘周期內從串行輸入數據e采集到的碼
元信號鎖存在rege移位寄存器中，如圖6所示，rege=11100111001110011100111001110011B(E739CE73H)，從波形圖上可見分解后的支路鎖存實時狀態(tài)值為：rega=111001 11B(E7H)；regb=OO11l001B(39H)；regc=11001110B(CEH)；regd=01110011B(73H)，而恢復出4個支路的時隙碼元信號為：a：11100111；b：00111001；c：11001110；d：01110011。分解過程及其信號分解還原波形如圖6所示。
4 結語
本文主要依據PCM30／32基群信號的特點，結合FPGA建模仿真，利用QuartusⅡ8．0仿真綜合軟件，實現(xiàn)4路低速信號的同步時分復用，提高信號傳輸效率；并在分解端將其分解還原為4路原始信號。功能仿真結果正確，在允許的信號延時下實現(xiàn)了系統(tǒng)主要功能。系統(tǒng)基于FPGA的設計，便于功能修改和擴展，只需實時修改內部參數即可。