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基于FPGA的ZUC算法快速實現(xiàn)研究

祖沖之（ZUC）算法是我國自主研發(fā)的商用序列密碼算法，已被應(yīng)用于服務(wù)器實時運算和大數(shù)據(jù)處理等復(fù)雜需求場景，ZUC的高速實現(xiàn)對于其應(yīng)用推廣具有重要的實用意義。基于此，針對ZUC適用環(huán)境的FPGA實現(xiàn)高性能要求，通過優(yōu)化模乘、模加等核心運算，并采用流水化結(jié)構(gòu)設(shè)計，在FPGA硬件平臺上實現(xiàn)了ZUC算法。實驗結(jié)果表明，ZUC算法核的數(shù)據(jù)吞吐量可達10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關(guān)鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實現(xiàn)了良好的平衡，為ZUC算法的高性能實現(xiàn)提供了新的解決方案。

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

發(fā)表于：11/13/2025

基于FPGA的多源數(shù)據(jù)融合目標檢測的研究與實現(xiàn)

隨著智能駕駛、機器人等技術(shù)的高速發(fā)展，在這些場景下常規(guī)的二維檢測算法并不能滿足環(huán)境感知的要求，需要三維目標檢測去獲得精準的環(huán)境信息。但是，目前大多主流的多源數(shù)據(jù)融合的三維目標檢測模型都依賴于高算力、高功耗的平臺，難以在性能較低的嵌入式平臺實現(xiàn)。針對這些問題提出了一種在低功耗的FPGA平臺上實現(xiàn)多源融合的三維目標檢測的方法，通過融合激光雷達點云與攝像頭圖像數(shù)據(jù)，來彌補點云特征信息的不足，以實現(xiàn)更高的準確率和檢測的穩(wěn)定性。同時結(jié)合FPGA平臺的特點，對融合的特征進行篩選及處理，并結(jié)合量化策略對模型進行壓縮。經(jīng)過實驗，融合方式明顯提升小物體的準確度，量化后的模型在三維檢測平均精度損失小于3%的情況下在端側(cè)FPGA平臺成功運行。

發(fā)表于：11/12/2025

基于RK3588與ZYNQ的雙光圖像處理平臺設(shè)計與研究

針對可見光成像、紅外成像在越來越多的場景得到應(yīng)用，采用一體化設(shè)計理念，設(shè)計一款小型雙模成像圖像處理平臺。該雙光圖像處理平臺采用RK3588與ZYNQ作為主協(xié)處理器，可完成1080P可見光圖像與1 280×1 024分辨率非制冷紅外圖像的并行實時處理，在軟件算法的控制下可實時完成目標跟蹤識別。經(jīng)實物樣機外場測試與高低溫測試，該平臺性能穩(wěn)定可靠、結(jié)構(gòu)緊湊，能夠滿足車載、船載、機載的多種應(yīng)用場景需求。

發(fā)表于：11/12/2025

基于改進UNet的瀝青道路缺陷檢測系統(tǒng)的研究與實現(xiàn)

針對道路缺陷檢測中傳統(tǒng)方法泛化能力低、易受環(huán)境干擾，以及深度學習模型部署在計算平臺時存在的高功耗、低速度等問題，提出一種基于低功耗FPGA平臺的語義分割模型的加速與部署策略。首先，構(gòu)建包含道路裂縫與坑洞的多源數(shù)據(jù)集，通過數(shù)據(jù)增強技術(shù)平衡樣本分布；其次，針對UNet模型的特征提取網(wǎng)絡(luò)與上采樣網(wǎng)絡(luò)分別進行通道裁剪，并結(jié)合量化技術(shù)將模型權(quán)重從FP32壓縮至INT8，進一步降低計算量；最后，利用Vitis AI工具鏈完成模型量化與編譯，部署至FPGA平臺，充分發(fā)揮其并行計算能力。實驗結(jié)果表明，優(yōu)化后的模型在保證平均交并比（MIoU）損失小于5%的前提下，推理速度達到了17 ms，模型參數(shù)量與計算量大幅度降低，并且功耗顯著降低。該方法在邊緣端實現(xiàn)了高效、低功耗的道路缺陷檢測，為瀝青道路自動化養(yǎng)護評估提供了可行方案。

發(fā)表于：11/12/2025

基于CPU-FPGA協(xié)同架構(gòu)的VoIP數(shù)據(jù)加密系統(tǒng)設(shè)計與實現(xiàn)

摘要：針對通信網(wǎng)絡(luò)飛速發(fā)展背景下VoIP面臨日益嚴峻的數(shù)據(jù)安全風險，提出并實現(xiàn)了一種基于CPU+FPGA軟硬件協(xié)同處理架構(gòu)的VoIP數(shù)據(jù)加密方案，高效集成AES算法，對實時采集的VoIP話音流進行加密處理。搭建專用話音測試環(huán)境，采用主觀、客觀相結(jié)合方法對所設(shè)計的加密模塊在正常工作狀態(tài)下的性能及通話質(zhì)量進行全面評估。測試結(jié)果表明，該加密方案在保障安全性的同時有效維持了通話質(zhì)量。

發(fā)表于：10/29/2025

基于FPGA的ZUC算法快速實現(xiàn)研究

祖沖之（ZUC）算法是我國自主研發(fā)的商用序列密碼算法，已被應(yīng)用于服務(wù)器實時運算和大數(shù)據(jù)處理等復(fù)雜需求場景，ZUC的高速實現(xiàn)對于其應(yīng)用推廣具有重要的實用意義?；诖?，針對ZUC適用環(huán)境的FPGA實現(xiàn)高性能要求，通過優(yōu)化模乘、模加等核心運算，并采用流水化結(jié)構(gòu)設(shè)計，在FPGA硬件平臺上實現(xiàn)了ZUC算法。實驗結(jié)果表明，ZUC算法核的數(shù)據(jù)吞吐量可達10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關(guān)鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實現(xiàn)了良好的平衡，為ZUC算法的高性能實現(xiàn)提供了新的解決方案。

發(fā)表于：10/28/2025

基于FPGA的梳狀譜通信干擾信號設(shè)計與研究

為了有效測試通信電臺的實際抗干擾性能，提出了一種基于FPGA的高斯白噪聲梳狀譜干擾信號設(shè)計方案，相比傳統(tǒng)隨機相位調(diào)頻梳狀譜干擾，在對抗寬帶通信系統(tǒng)時干擾效果更強。該方案以FPGA為核心，通過改進Ziggurat算法和DDS技術(shù)實現(xiàn)梳狀譜干擾信號的生成，在滿足高速、高性能的同時，具有較強的靈活性。并通過DA芯片輸出，實現(xiàn)了3~11個梳狀譜信號的生成。實驗結(jié)果表明：生成的梳狀譜干擾信號頻率控制誤差小于0.001%，干擾效果量化一個指標。

發(fā)表于：9/17/2025

銀湖資本完成對Altera的51%股權(quán)收購

北京時間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權(quán)的收購，該股權(quán)原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對 Altera 未來良好發(fā)展充滿信心。

發(fā)表于：9/16/2025

讓高性能計算芯片設(shè)計與CXL規(guī)范修訂保持同步

　　在當今的高性能計算領(lǐng)域，確保處理器、存儲和加速器之間快速可靠的通信對系統(tǒng)性能和可擴展性至關(guān)重要。因此，就誕生了Compute Express Link®（CXL®）標準：其目標是實現(xiàn)一致的內(nèi)存訪問、低延遲的數(shù)據(jù)傳輸，以及不同先進架構(gòu)之間的無縫互操作性。

發(fā)表于：9/8/2025

寒武紀史詩級大跌原因分析

9月4日，寒武紀（688256）再次大跌，最新收盤價1202，較前一交易日下跌203.00元，跌幅高達14.45%，日內(nèi)市值蒸發(fā)超800億。最近幾天，寒武紀大幅回落，而回調(diào)原因可能與科創(chuàng)50指數(shù)樣本及權(quán)重調(diào)整有關(guān)。根據(jù)上交所和中證指數(shù)公告，下一個指數(shù)定期調(diào)整將在9月12日收市后實施。截至9月3日收盤，寒武紀在科創(chuàng)50指數(shù)中的權(quán)重為14.88%，已超過科創(chuàng)板系列指數(shù)10%的個股權(quán)重上限。9月12日收市后，可能將面臨被動下調(diào)權(quán)重。有基金經(jīng)理接受采訪時稱，若寒武紀在科創(chuàng)50指數(shù)的權(quán)重被動下調(diào)至10%，相關(guān)ETF產(chǎn)品將被動調(diào)整持倉，從而對寒武紀股價產(chǎn)生影響。

發(fā)表于：9/5/2025