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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。

意法半導(dǎo)體發(fā)布新工具鏈及軟件包，以配合智能慣性傳感器簡化邊緣計算開發(fā)

　　2023年5月22日，中國 - 意法半導(dǎo)體發(fā)布了一個智能傳感處理器編程工具鏈及配套軟件包，方便開發(fā)者為意法半導(dǎo)體最新一代智能MEMS IMU傳感器模塊 ISM330IS和LSM6DSO16IS編寫應(yīng)用代碼，利用模塊內(nèi)部智能傳感處理器（ISPU）處理與運動檢測相關(guān)的運算工作，例如，直接在傳感器上運行活動識別和異常檢測算法。算法運算下移到網(wǎng)絡(luò)邊緣有助于降低系統(tǒng)功耗，縮短響應(yīng)延遲，減輕本地微控制器的運算量，根據(jù)具體實際應(yīng)用設(shè)定傳感器的行為。

發(fā)表于：5/23/2023

e絡(luò)盟社區(qū)開展第三期“可編程之路”培訓(xùn)活動

　　中國上海，2023年4月17日 – 安富利旗下全球電子元器件產(chǎn)品與解決方案分銷商e絡(luò)盟通過其在線社區(qū)與AMD聯(lián)合開展第三期“可編程之路”免費培訓(xùn)項目。所有入圍學(xué)員都將獲贈一套FPGA SoC開發(fā)套件，可用于完成設(shè)計項目開發(fā)任務(wù)，并有機會贏取價值4000美元的獎品。

發(fā)表于：4/18/2023

世界首創(chuàng)FPPGA！速度提高20倍、功耗低10倍！

光子學(xué)是一個很有前途的研究領(lǐng)域，專注于光科學(xué)及其在高性能技術(shù)中的可能用途。近年來，學(xué)術(shù)界和電子公司推出了范圍廣泛的組件來生成、操縱、放大或檢測光，包括光子集成電路 (PIC)。

發(fā)表于：3/27/2023

新的 MATLAB Test 使工程師和研究人員能夠大規(guī)模開發(fā)、執(zhí)行、測量和管理 MATLAB 代碼中的動態(tài)測試

　　中國北京，2023 年 3 月 22 日 —— MathWorks 今天發(fā)布了 MATLAB®和 Simulink®產(chǎn)品系列版本 2023a（R2023a）。R2023a 推出了兩款新產(chǎn)品和增強功能，支持工程師和研究人員開發(fā)、執(zhí)行、管理、測試、驗證其 MATLAB 代碼工程，并生成相關(guān)文檔。

發(fā)表于：3/23/2023

萊迪思即將舉辦網(wǎng)絡(luò)研討會，討論最新的Avant平臺

　　中國上海——2023年3月15日——萊迪思半導(dǎo)體公司（NASDAQ: LSCC），低功耗可編程器件的領(lǐng)先供應(yīng)商，今日宣布將舉辦網(wǎng)絡(luò)研討會探討Avant?平臺，這是一款全新的FPGA平臺，旨在將萊迪思領(lǐng)先的低功耗架構(gòu)、小尺寸和高性能拓展到中端FPGA產(chǎn)品。

發(fā)表于：3/15/2023

基于以太網(wǎng)的FPGA遠程調(diào)試系統(tǒng)設(shè)計

基于FPGA主控制器的系統(tǒng)，由于其高度定制化的特點，程序版本一旦固定，后期維護調(diào)試極其困難。系統(tǒng)采用FPGA MicroBlaze軟核處理器實現(xiàn)TCP/IP協(xié)議棧，通過以太網(wǎng)傳輸升級文件，實現(xiàn)FPGA模塊的實時在線更新，完成遠程調(diào)試所需的遠程指令注入和數(shù)據(jù)遠程上傳。該系統(tǒng)通過以太網(wǎng)方式，能夠脫離傳統(tǒng)的調(diào)試方法，在設(shè)備現(xiàn)場人工不參與的情況下實現(xiàn)遠程設(shè)備調(diào)試，減少了維護成本。采用該方法的系統(tǒng)具有可靠、配置速度快、無需重啟等特點，也可用于云計算、實時仿真等其他方向。

發(fā)表于：3/1/2023

基于RISC-V的AES密碼加速引擎設(shè)計與驗證

隨著物聯(lián)網(wǎng)技術(shù)的快速發(fā)展和物聯(lián)網(wǎng)設(shè)備的廣泛部署，信息安全問題日益凸顯。密碼是保障信息安全的關(guān)鍵核心技術(shù)，但傳統(tǒng)的密碼算法適配方案存在性能和靈活性難以兼顧的問題，提出了一種密碼指令擴展方案在兩者之間取得了很好的平衡。首先分析了AES算法的運算環(huán)節(jié)，結(jié)合蜂鳥E203處理器架構(gòu)，提出了密碼指令擴展和加速引擎設(shè)計方案；接著進行了軟硬件實現(xiàn)，構(gòu)建了RTL級仿真環(huán)境和FPGA板級驗證環(huán)境；最后進行了實驗驗證和對比分析。實驗結(jié)果表明，提出的方案在只增加接近2%的硬件資源的情況下可以取得約700%的加速比，具有較高的能效，可適用于在物聯(lián)網(wǎng)等資源受限的場合。

發(fā)表于：2/28/2023

《基于MATLAB與FPGA的圖像處理教程》上市一周銷量突破2000冊

《基于MATLAB與FPGA的圖像處理教程》這個月終于與大家見面了。

發(fā)表于：2/22/2023

芯片設(shè)計五部曲之三 | 戰(zhàn)略規(guī)劃家——算法仿真

上兩集我們已經(jīng)分別深入了模擬IC和數(shù)字IC的設(shè)計全流程，結(jié)合EDA工具特性和原理，講述怎么利用計算機技術(shù)提高模擬與數(shù)字芯片的研發(fā)設(shè)計效率。這一集，我們把其中的算法仿真部分拉出來展開說說。

發(fā)表于：2/22/2023

教程：基于FPGA實現(xiàn)分離用軟件的圖像處理系統(tǒng)設(shè)計

　　圖像處理FPGA 設(shè)計基本方法：1.陣列結(jié)構(gòu)結(jié)合流水線處理設(shè)計例如RGB圖像，包括三組數(shù)據(jù)，處理時需要并行三通道后，每個通道進行分別的串行流水處理。2.緩存設(shè)計幀緩存行緩存列對齊3.資源分辨率處理窗口對資源影響成倍增加

發(fā)表于：2/19/2023

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