頭條 中国科学院高精度光计算研究取得进展 1月11日消息，据《先进光子学》（Advanced Photonics）报道，在人工智能神经网络高速发展的背景下，大规模的矩阵运算与频繁的数据迭代给传统电子处理器带来了巨大压力。光电混合计算通过光学处理与电学处理的协同集成，展现出显著的计算性能，然而实际应用受限于训练与推理环节分离、离线权重更新等问题，造成信息熵劣化、计算精度下降，导致推理准确度低。 中国科学院半导体研究所提出了一种基于相位像素阵列的可编程光学处理单元（OPU），并结合李雅普诺夫稳定性理论实现了对OPU的灵活编程。在此基础上，团队构建了一种端到端闭环光电混合计算架构（ECA），通过硬件—算法协同设计，实现了训练与推理的全流程闭环优化，有效补偿了信息熵损失，打破了光计算中计算精度与准确度之间的强耦合关系。 最新資訊 小尺寸FPGA如何发挥大作用 与许多类型的器件一样，人们很容易陷入这样的误区：大芯片比小器件更好，更有影响力。然而，就FPGA（现场可编程门阵列）而言，更小的芯片往往具有最大的应用范围和影响力。 發(fā)表于：2025/2/24 从闪存到MRAM：满足现代FPGA配置的需求 在技术飞速发展的今天，新兴的航空电子、关键基础设施和汽车应用正在重新定义人们对现场可编程门阵列（FPGA）的期望。FPGA之前主要依靠闪存来存储配置位流。这种方法适用于许多主流FPGA配置应用；然而，随着技术的进步以及对更高可靠性和性能的需求增加，人们需要更多样化的配置存储选项。这种转变的催化剂在于应用和行业的不同需求，它们目前正不断突破FPGA应用的极限，要求在数据完整性、系统耐用性和运行效率等方面更进一步。 發(fā)表于：2025/2/23 基于FPGA的多路SGMII接口以太网设计与测试 嵌入式处理器受功耗、尺寸、成本限制，一般集成1个或2个以太网控制器，不能满足某些特定现场对多路以太网数据同时传输的需求。提出一种基于现场可编程门阵列（FPGA）的以太网设计，利用FPGA高速、并行处理优势，集成的串行/解串器（SerDes）资源情况，扩展出多路以太网接口进行数据同时收发。与外部物理层（PHY）芯片通信采用串行以太网（SGMII）接口，可以有效减少印制线路板（PCB）尺寸和布线数量。提出一种针对底层链路传输可靠性的多级测试方法，最终通过上板调试验证，12路以太网接口在1 000 Mb/s速率下传输稳定、数据无误码。 發(fā)表于：2025/2/19 Altera被曝将易主银湖资本 2 月 19 日消息，彭博社今天（2 月 19 日）发布博文，报道称私募巨头银湖资本（Silver Lake Management）正与英特尔进行深入谈判，计划收购其可编程芯片部门 Altera 的多数股权。 發(fā)表于：2025/2/19 Intel为什么在 2015 年收购 Altera，现在又抛弃它？ 现在Intel要出售Altera，又让我们不禁联想到了AMD和Xilinx，会不会重蹈Intel和Altera的覆辙，最终的结局是挑战NVidia的数据中心地位，还是分道扬镳？ 發(fā)表于：2025/2/6 【回顾与展望】莱迪思：FPGA技术助力AI推理加速 2024年，生成式AI持续席卷全球，服务器、计算终端、新能源汽车带动半导体行业持续增长…… 在2025年，半导体产业面临哪些新的挑战和机遇？哪些领域有望获得高速增长？供应链会有哪些变化？半导体厂商重点投入在哪些领域？日前，莱迪思半导体亚太区总裁 徐宏来（Jerry Xu）介绍了莱迪思对于2025年的展望和公司的未来发展战略。 發(fā)表于：2025/1/22 Altera正式独立 1月10日消息，近日，英特尔旗下的FPGA部门Altera已经正式独立。Altera位于加利福尼亚州圣何塞的总部附近正式升起了一面以自己名字命名的旗帜，标志着它从英特尔分拆出来，成为了一家独立的公司。虽然这家新成立的公司仍归英特尔所有，将专注于以更大的灵活性扩展其 FPGA 产品，同时保持与英特尔的战略合作伙伴关系。 發(fā)表于：2025/1/10 消息称英特尔Altera潜在买家已进入下一轮竞标 12 月 20 日消息，北京时间今天凌晨，据彭博社援引知情人士消息称，英特尔公司已将若干收购公司列入其 Altera 业务单元的下轮竞标名单。该计划最初由“被罢免”的帕特・基辛格发起，陷入困境中的英特尔正在推进这一收购进程。 Altera 是一家专注于设计低功耗可编程芯片的公司。 發(fā)表于：2024/12/20 利用自助服务软件许可为设计师赋权 您是刚刚接触莱迪思半导体产品并希望评估莱迪思软件开发工具的开发人员吗？在莱迪思，我们提供业界领先的低功耗现场可编程门阵列（FPGA）产品和开发工具，无论您是经验丰富的FPGA开发人员还是首次使用莱迪思产品，都将对您的设计有所帮助。 發(fā)表于：2024/11/29 基于高性能FPGA的超高速IPSec安全设备设计与实现 基于高性能FPGA提出了一种超高速IPSec安全设备的设计方案；此方案在以CPU作为控制中枢的基础上，利用高性能FPGA配合高速接口实现100G的IPSec安全传输，同时利用高性能FPGA和噪声源芯片实现国密算法对高速数据进行加解密。搭建测试环境对样机进行测试，测试结果表明，超高速IPSec安全设备可完成高达82 Gb/s吞吐率的IPSec安全传输，整个系统延时达90 μs级。 發(fā)表于：2024/11/26 <12345678910…>
