日前，晶圓代工大廠臺積電宣布與最新成立的云端聯(lián)盟的其他創(chuàng)始成員合作，包括亞馬遜AWS、益華電腦、微軟Azure和新思科技，共同支持后端芯片設計的在線服務。此云端服務將幫助芯片設計工具縮短工作周期并擴大覆蓋范圍，使半導體行業(yè)在摩爾定律放緩的當前情況下繼續(xù)挖掘芯片性能，不過，云端設計客制化尚處在初始階段，有待進一步建立并優(yōu)化其自定義網(wǎng)站。

在工藝技術層面上，一個N7+節(jié)點中可輸出一個定制芯片，N7+節(jié)點可在多達4個疊層上使用EUV（極紫外光刻），而能在多達14個疊層使用EUV的5nm工藝將于明年4月開始風險性試產(chǎn)，采用EUV的目的是通過減少先進芯片設計所需的掩膜（mask）數(shù)量來節(jié)約成本。

臺積電表示，基于對5nm工藝生產(chǎn)的Arm A72芯片測試，其速度提升14.7%到17.7%，而面積縮小1.8到1.86倍。同時，N7+節(jié)點的閘極密度增加 20%，功耗減少6%到12%，而對速度上的變化臺積電并未說明。

N5節(jié)點的芯片設計目前可以啟動，但大多數(shù)EDA（電子設計自動化）工具需要到今年11月份才能升級為0.9版本并進入準備狀態(tài)。另外，雖然臺積電的許多基礎IP模塊已經(jīng)為N5準備就緒，但其他部分包括PCIe Gen 4與USB 3.1需要等到明年6月份才能做好準備。

N7+節(jié)點具備更緊密的金屬間距和能有效降低動態(tài)耗電量的單翼庫（single-fin library），此工藝將于明年4月份應用到車用芯片設計中。臺積設計暨技術平臺副總經(jīng)理侯永清表示，N7+將提供與N7幾乎相同的模擬性能（analog performance）。

據(jù)臺積電稱，N7的晶體管密度是Foundry 40nm節(jié)點的16.8倍。然而值得注意的是，其成本也隨之增加。相關業(yè)內(nèi)消息表示，N5設計總成本包括勞動力和授權費在內(nèi)高達2億到2.5億美元，相比目前7nm芯片工藝1.5億的成本高出許多，這使得對摩爾定律的追求限制在富裕消費群體。