半導(dǎo)體技術(shù)發(fā)展史的本質(zhì)就是晶體管尺寸的縮小史。從上世紀(jì)七十年代的10微米節(jié)點(diǎn)開始，遵循著摩爾定律一步一步走到了今天的5納米。在這一過程中，每當(dāng)摩爾定律遭遇困境，總會有新的技術(shù)及時(shí)出現(xiàn)并引領(lǐng)著摩爾定律繼續(xù)前行。自22納米節(jié)點(diǎn)上被英特爾首次采用，鰭式場效應(yīng)晶體管（FinFET）在過去的十年里成了成為了半導(dǎo)體器件的主流結(jié)構(gòu)。然而到了5納米節(jié)點(diǎn)之后，鰭式結(jié)構(gòu)已經(jīng)很難滿足晶體管所需的靜電控制。其漏電現(xiàn)象在尺寸進(jìn)一步縮小的情況下急劇惡化。因此，半導(dǎo)體行業(yè)急切需要一個(gè)新的解決方案在未來節(jié)點(diǎn)中替代鰭式晶體管結(jié)構(gòu)。

　　盡管各種新型晶體管方案不斷地被提出，然而工業(yè)界真正青睞的是能夠允許他們繼續(xù)使用現(xiàn)有設(shè)備以及技術(shù)成果的方案。正是基于這一原因，全環(huán)繞柵極晶體管（Gate-All-Around FET）被廣泛認(rèn)為是鰭式結(jié)構(gòu)的下一代接任者。在2019年的三星晶圓制造論壇（Samsung Foundry Forum）上，三星明確表示將會在3納米節(jié)點(diǎn)放棄鰭式結(jié)構(gòu)，轉(zhuǎn)向全環(huán)繞柵極技術(shù)。在剛剛過去的臺積電第26屆技術(shù)研討會上，臺積電也正式宣布將在2納米節(jié)點(diǎn)引入全環(huán)繞柵極技術(shù)。目前英特爾仍然受困于7納米技術(shù)難產(chǎn)，尚未給出具體的計(jì)劃何時(shí)引入全環(huán)繞柵極技術(shù)。但英特爾的首席技術(shù)官麥克邁克· 梅伯里博士也在今年的國際VLSI會議上稱希望英特爾能在五年之內(nèi)實(shí)現(xiàn)全環(huán)繞柵極晶體管的量產(chǎn)。那么這樣一個(gè)備受各大半導(dǎo)體廠商青睞的晶體管結(jié)構(gòu)究竟是什么樣的呢？

　　平面型晶體管到鰭式結(jié)構(gòu)的轉(zhuǎn)變

　　要搞清全環(huán)繞柵極技術(shù)，我們首先要從場效應(yīng)晶體管（Field Effect Transistor）說起。所謂的晶體管，是指一種等效于水龍頭作用的電子器件。水龍頭可以用來控制水流的大小以及開關(guān)，與之類似晶體管的作用是控制電流的大小與開關(guān)。這里面另外一個(gè)關(guān)鍵詞是場效應(yīng)，指的是這種對電流的控制是通過施加一個(gè)電場來實(shí)現(xiàn)的。如下圖所示的晶體管結(jié)構(gòu)中，我們可以 通過對柵極施加一個(gè)電壓從而在通道內(nèi)部產(chǎn)生一個(gè)電場。這個(gè)電場的大小可以被用來調(diào)節(jié)源極和漏記之間電流的大小。也由此可見，決定場效應(yīng)晶體管效率的一個(gè)重要因素就是柵極對通道的控制能力。

　　平面型場效應(yīng)晶體管的結(jié)構(gòu)

　　根據(jù)電阻的定義  ，我們可以簡單估算出源極到漏極之間電阻的大小是和柵極的長度成正比的。柵極越小，在同樣的電壓下能實(shí)現(xiàn)的電流也越大。這是決定晶體管性能的一個(gè)關(guān)鍵參數(shù)，也因此早期的技術(shù)節(jié)點(diǎn)往往是根據(jù)柵極的長度來命名的。所謂的10微米節(jié)點(diǎn)，指的就是柵極的長度最小為10微米。自從引入鰭式晶體管結(jié)構(gòu)之后，技術(shù)節(jié)點(diǎn)中的數(shù)字僅僅是一個(gè)營銷代號，已經(jīng)不再和晶體管的任何尺寸直接對應(yīng)。

　　上圖中另外一個(gè)值得注意的地方是通道的長度并不等于柵極的長度。這是因?yàn)樵礃O和漏極是通過離子注入（ion-implantation）實(shí)現(xiàn)的。在離子注入的過程中，會有離子擴(kuò)散到柵極下方，形成所謂的擴(kuò)散層。擴(kuò)散層的存在，導(dǎo)致了在32納米節(jié)點(diǎn)之后，柵極長度無法進(jìn)一步縮小（避免漏極和源極之間直接短路）。英特爾也因此在之后的22納米節(jié)點(diǎn)引入了鰭式晶體管。

　　平面型與鰭式晶體管的結(jié)構(gòu)對比（圖片來源：Lam Research）

　　從平面型晶體管過渡到鰭式晶體管，柵極對通道內(nèi)電場的控制能力大幅提升。原先柵極與通道的接觸面積僅僅是由通道的寬度  決定的，而在鰭式晶體管中則是由  決定。更大的接觸面積導(dǎo)致了通道內(nèi)電流傳輸?shù)臋M截面積更大，因而對應(yīng)的電阻更小電流更高。

　　鰭式晶體管除了實(shí)現(xiàn)對通道更好的控制，另一個(gè)重要改進(jìn)是允許柵極的長度進(jìn)一步縮小。在平面型晶體管中，源極和漏極的生產(chǎn)是通過離子注入實(shí)現(xiàn)的。而在鰭式晶體管中，源極和漏極的則是在柵極做好之后直接在鰭上外延生長（Source-Drain Epitaxy）。此時(shí)由于柵極的阻斷，不會出現(xiàn)擴(kuò)散層，也因此不會有短溝效應(yīng)的問題。

　　下圖是英特爾在22納米節(jié)點(diǎn)首次引入鰭式晶體管時(shí)給出的掃描電子顯微鏡照片。從圖中我們可以看到，每一個(gè)單元都包含著兩組鰭，每組內(nèi)部各三個(gè)。在另外一個(gè)方向上，更高的線則是柵線。鰭式晶體管的尺寸縮小的一個(gè)重要衡量參數(shù)就是鰭線（Fin Line）和柵線（Gate Line）的重復(fù)周期。其中鰭線的周期是半導(dǎo)體器件中所有結(jié)構(gòu)中最小的周期，而柵線的周期對整個(gè)晶體管的性能有決定性的影響。在22納米節(jié)點(diǎn)，鰭線和柵線的周期分別為60，90納米。而到了5納米節(jié)點(diǎn)，鰭線和柵線的周期僅為27，54納米。

　　鰭式晶體管的柵線和鰭線（圖片來源：Intel）

　　5納米之后，鰭式晶體管將會面臨一系列的問題。首先隨著柵線之間的間距進(jìn)一步減小，很難再像之前那樣在一個(gè)單元內(nèi)填充多個(gè)鰭線。而如果只做一個(gè)鰭線的話，生產(chǎn)工藝又很難保證不同器件之間性能一致。因?yàn)榭刂贫鄠€(gè)鰭線的平均尺寸要遠(yuǎn)比控制單個(gè)鰭線的尺寸容易得多。其次也是更為致命的問題是，隨著柵線之間的間距進(jìn)一步減小，鰭式晶體管的靜電問題急速加劇并直接制約晶體管性能的進(jìn)一步提升。這里所說的靜電問題是指鰭式晶體管本身的結(jié)構(gòu)帶來的一系列寄生電容以及電阻的問題。例如柵極與柵極之間的寄生電容，柵極與通道之間的寄生電容，柵極與金屬電極之間的寄生電容，以及源極與漏極之間的寄生電阻等問題。IMEC之前的模擬表明，當(dāng)柵線之間的間距縮小至40納米之后，鰭式晶體管的性能將會趨于飽和。因此，在5納米之后，工業(yè)界迫切需要一個(gè)新的結(jié)構(gòu)來替代鰭式晶體管結(jié)構(gòu)，這就帶來了全環(huán)繞柵極晶體管。

　　全環(huán)繞柵極晶體管

　　前文中我們提到，工業(yè)界迫切需要一個(gè)新的晶體管結(jié)構(gòu)來需要滿足以下幾個(gè)需求：

　　1. 新的結(jié)構(gòu)所需的生產(chǎn)工藝應(yīng)該與鰭式晶體管相似，可以繼續(xù)使用現(xiàn)有的設(shè)備以及技術(shù)成果；

　　2. 新的結(jié)構(gòu)應(yīng)實(shí)現(xiàn)對通道更好的控制，例如柵極與通道之前的接觸面積更大；

　　3. 新的結(jié)構(gòu)帶來的寄生電容和電阻問題應(yīng)得到顯著改善；

　　全環(huán)繞柵極晶體管的出現(xiàn)滿足了以上所有需求，從而允許摩爾定律在5納米之后進(jìn)一步前進(jìn)。首先其生產(chǎn)工藝與鰭式晶體管相似，關(guān)鍵工藝步驟幾乎一樣（這點(diǎn)我們會在之后的文章中進(jìn)一步講解）。其次，全環(huán)繞柵極晶體管實(shí)現(xiàn)了柵極對通道之間的四面環(huán)繞，接觸面積由  提升到了 。最后由于源極與漏極之間的通道橫截面積顯著縮小，對應(yīng)的寄生電容顯著降低，而寄生電阻顯著增大。

　　全環(huán)繞柵極晶體管的結(jié)構(gòu)如下圖所示，根據(jù)源極與漏極之間通道的長寬比不同，分為納米線結(jié)構(gòu)（中圖）以及納米片結(jié)構(gòu)（右圖）兩種。在早期的研發(fā)中，包括IMEC和IBM等機(jī)構(gòu)的早期工藝均采用的是納米線結(jié)構(gòu)。這是因?yàn)檩^高的長寬比很難控制納米線與納米線之間的刻蝕與薄膜生長。隨著工藝的逐漸進(jìn)步，在即將到來的2納米與3納米節(jié)點(diǎn)，臺積電三星等眾多廠商將會采用納米片結(jié)構(gòu)來實(shí)現(xiàn)更大的接觸面積。而在納米片之后，工業(yè)界可能會重新回到納米線，因?yàn)榧{米線可以允許更小間距以及更大的表面積/體積比。

　　鰭式晶體管與全環(huán)繞柵極的結(jié)構(gòu)對比（圖片來源：Samsung）

　　全環(huán)繞柵極之后晶體管的發(fā)展

　　根據(jù)當(dāng)前的估計(jì)，水平方向上的全環(huán)繞柵極晶體管足以維持柵線的周期從54納米縮減到30~40納米左右（2~3代節(jié)點(diǎn)）。在此之后晶體管的發(fā)展，則充滿了挑戰(zhàn)與不確定性。在當(dāng)前已知的幾種備選方案中，垂直納米線結(jié)構(gòu)將會把納米線調(diào)整為垂直方向；互補(bǔ)式結(jié)構(gòu)將會把N型晶體管和P型晶體管沿著垂直方向進(jìn)行堆疊；而堆疊式結(jié)構(gòu)則會把多個(gè)柵極在垂直方向上經(jīng)行堆疊。這些新型的結(jié)構(gòu)理論上均會表現(xiàn)出比水平納米線/片更加優(yōu)越的性能，但是他們也需要更為先進(jìn)的工藝水平才能實(shí)現(xiàn)商業(yè)化生產(chǎn)。從目前的信息來看，互補(bǔ)式結(jié)構(gòu)最有可能是全環(huán)繞柵極晶體管之后的選擇。但至于未來究竟會走向何種結(jié)構(gòu)，我們將拭目以待！

　　下一代晶體管結(jié)構(gòu)發(fā)展（圖片來自IMEC）

　　如何生產(chǎn)3納米以下全環(huán)繞柵極（Gate-All-Around）晶體管？

　　在前面我們探討了工業(yè)界是如何從平面型晶體管過度到鰭式，再過度到全環(huán)繞柵極晶體管的。我們提到工業(yè)界青睞全環(huán)繞柵極晶體管的一個(gè)重要原因是這種新的結(jié)構(gòu)所需的生產(chǎn)工藝與鰭式晶體管非常相似，可以繼續(xù)使用現(xiàn)有的設(shè)備以及技術(shù)成果。那么全環(huán)繞柵極晶體管究竟是如何生產(chǎn)出來的呢？在本期文章中，我們將會詳細(xì)介紹其生產(chǎn)工藝。在10納米以下的先進(jìn)制程中，生產(chǎn)一顆芯片通常需要幾千道工序，因此我們沒法詳細(xì)地介紹每一步工藝。這里我們將重點(diǎn)放在那些和鰭式晶體管不同的步驟進(jìn)行討論。

　　超晶格外延生長（Superlattice Epitaxy）

　　第一步：超晶格外延生長的電子顯微鏡圖像（左）及結(jié)構(gòu)示意圖（右）。

　　全環(huán)繞柵極晶體管的生產(chǎn)從硅（Si）片基底開始，第一步在Si上外延生長出三個(gè)Si-SiGe超晶格結(jié)構(gòu)。這一步在鰭式晶體管的生產(chǎn)工藝中是不需要的。如上圖所示，左圖中淺色的薄膜以及右圖中灰色的薄膜為Si，而深色及藍(lán)色的薄膜則為SiGe。超晶格結(jié)構(gòu)中的每一層厚度均在10納米以下，最終生產(chǎn)出的厚度會直接決定納米片通道的高度以及靜電性能。

　　鰭式結(jié)構(gòu)成型（Fin Formation）

　　第二步：鰭式結(jié)構(gòu)成型的電子顯微鏡圖像（左）及結(jié)構(gòu)示意圖（右）。

　　在這一步中，我們通過光刻把前一步外延生產(chǎn)的超晶格薄膜做成一個(gè)一個(gè)周期分布的鰭。上圖中新出現(xiàn)的淺藍(lán)色材料是SiO2, 它的作用是隔開相鄰的兩個(gè)晶體管（鰭），因此也被稱作淺溝隔絕（STI Shallow Trench Isolation）。這一步工藝最早是從250納米節(jié)點(diǎn)開始引入的，在鰭式晶體管中也有完全一樣的生產(chǎn)步驟。通常鰭的周期是芯片所有結(jié)構(gòu)中最小的周期，在5納米制程中相鄰的兩個(gè)鰭間距已經(jīng)低至30納米，是通過自對齊四重曝光實(shí)現(xiàn)的（SAQP Self-Aligned Quadruple Patterning）。預(yù)計(jì)從3納米開始，這一步將使用EUV單次曝光實(shí)現(xiàn)。

　　柵極成型（Gate Formation）

　　第三步：柵極成型的電子顯微鏡圖像（左）及結(jié)構(gòu)示意圖（右）。

　　在這一步中，我們在與之前的鰭線相垂直的方向上做出周期分布的柵極。柵極所使用的材料是多晶硅（PolySi），柵極的上面附著的是氮化硅（Si3N4），在光刻中起到硬掩膜（Hard Mask）的作用。為了保護(hù)柵極避免其與源極漏極短路，柵極表面還會有一層隔離層（Spacer），隔離層的材料通常是氧化硅或者氮化硅。從目前的模擬來看，柵極的周期無法做到40納米以內(nèi)，因此自對齊雙重曝光即可實(shí)現(xiàn)柵極的成型。預(yù)計(jì)在即將到來的3納米制程中，這一步將繼續(xù)使用193納米沉浸式光刻機(jī)進(jìn)行光刻。

　　內(nèi)隔離層成型（Inner Spacer Formation）

　　第四步：內(nèi)隔離層成型的流程示意圖。

　　這一步的工藝實(shí)際包含三步。首先我們需要把柵極之間鰭全部清理干凈，清理出來的空間將來會用來生長源極和漏極。這也是為什么我們說柵極之間的間距很難做到40納米以下，因?yàn)?0納米以下很難再有足夠的空間生長源極和漏極。然后我們將暴露在表面的SiGe材料刻蝕進(jìn)去，這一步將是全環(huán)繞柵極晶體管生產(chǎn)中非常關(guān)鍵的一步，刻蝕的程度將直接決定晶體管中有效柵極的大小。最后在刻蝕過的SiGe表面生長內(nèi)隔離層，與外部的隔離層類似，內(nèi)隔離層的作用也是防止柵極與之后形成的源極漏極短路。

　　源極漏極的外延生長（Source Drain Epitaxy）

　　第五步：源極漏極外延生長的電子顯微鏡圖像（左）及結(jié)構(gòu)示意圖（右）。

　　在成功的長出內(nèi)隔離層保護(hù)柵極之后，這一步我們便可以在Si表面外延生長出源極和漏極。如果是P型晶體管，那么源極漏極的材料是硼摻雜的SiGe （SiGe: B）。如果是N型晶體管，那么源極漏極的材料則是磷摻雜的SiC （SiC: P）。這一步的工藝和鰭式晶體管的工藝也是一致的。然而值得注意的是，外延生產(chǎn)會給晶體管的通道施加很大的應(yīng)變，這種應(yīng)變對于晶體管的電學(xué)性能是非常有利的。但是在3納米以下的節(jié)點(diǎn)，全環(huán)繞柵極晶體管的通道是僅僅幾納米厚的薄片，且相鄰的薄片之間的距離也只有幾納米，這種應(yīng)變可能會導(dǎo)致晶體管的嚴(yán)重變形。

　　通道釋放（Channel Release）

　　第六步：通道釋放的電子顯微鏡圖像（左）及結(jié)構(gòu)示意圖（右）。

　　通道釋放可以說是全環(huán)繞柵極晶體管生產(chǎn)中非常華麗的一步。在經(jīng)過幾百道工序之后，終于在這一步，我們通過選擇性的刻蝕把通道釋放到半空中，形成三個(gè)半懸空的納米線/納米片。而之前形成的柵極完全被清理掉了，也因此我們往往稱之前的柵極為虛設(shè)柵極（Dummy Gate）。在之后的工藝中，我們將會重新在納米線/納米片的表面生長出具備高介電常數(shù)的絕緣層以及金屬柵極（HKMG High-K Metal Gate）。

　　通道釋放也是我們這篇文章介紹的最后一步，之后的生產(chǎn)工藝與鰭式晶體管生產(chǎn)工藝幾乎是完全一致的，感興趣的朋友可以自行了解一下鰭式晶體管的后續(xù)工藝。