電壓基準(zhǔn)是芯片設(shè)計(jì)中一個(gè)至關(guān)重要的組成單元，它直接影響著整個(gè)電子產(chǎn)品的性能。高精度是當(dāng)今集成電路發(fā)展的特點(diǎn)之一，隨著集成電路以摩爾定律的發(fā)展，人們對(duì)電路指標(biāo)的要求也日趨提高。因此，高精度、高性能的基準(zhǔn)源對(duì)于集成電路芯片是必不可少的。本文設(shè)計(jì)了一款高性能的基準(zhǔn)電路，具有較小的溫度系數(shù)，同時(shí)在2．3～6．5V的電源電壓范圍內(nèi)具有較低的功耗和較高的電源電壓抑制特性，適用于各類對(duì)精度要求較高且功耗低的集成電路芯片。

1 基準(zhǔn)工作的基本原理
    圖1為典型的與溫度無(wú)關(guān)的帶隙基準(zhǔn)電路架構(gòu)圖。它的原理就是利用三極管基極-發(fā)射極電壓△VBE的負(fù)溫度系數(shù)和兩個(gè)三極管基極-發(fā)射極電壓差值△VBE的正溫度系數(shù)相抵消來(lái)產(chǎn)生零溫度系數(shù)的基準(zhǔn)電壓。如圖1所示，圖中Mp1、Mp2為L(zhǎng)DMOS管，VDD的大部分壓降均落在Mp1、Mp2上，因此該電路可以承受較高的電源電壓。若忽略三極管的基極電流，則有
   

    由式(1)～式(6)式可以得到
   
    其中，N=IS1／IS2為QN1和QN2的發(fā)射極面積之比。VBE2的溫度系數(shù)為-1．5 mV／℃，VT的溫度系數(shù)為+0．086 mV／℃，所以選擇適當(dāng)?shù)腘值和R2／R1的比值，就可以得到零溫度系數(shù)的輸出電壓。另外，調(diào)節(jié)R4和R5的比值，可以得到期望的基準(zhǔn)電壓，且不會(huì)改變已調(diào)整好的零溫度系數(shù)特性。

2 新穎的帶隙基準(zhǔn)電路
    如圖2即為所提出的基準(zhǔn)電壓電路。該電路由偏置、運(yùn)算放大器、基準(zhǔn)核心和基準(zhǔn)啟動(dòng)4個(gè)部分構(gòu)成。核心電路的原理如前文所述，下面對(duì)運(yùn)放、啟動(dòng)作具體闡述。

    該電路的運(yùn)放如圖2所示，運(yùn)放的主要作用是保證△VBE的精準(zhǔn)性。然而運(yùn)放的失調(diào)是一個(gè)主要的誤差源。假設(shè)輸入端的失調(diào)電壓為VOS，經(jīng)過(guò)計(jì)算可以得到
   
    這里的關(guān)鍵問(wèn)題是失調(diào)電壓被放大了(1+R2／R3)倍，在VREF中引入了誤差。更重要的是VOS本身隨溫度變化，更增大了輸出電壓的溫度系數(shù)。因此要盡量減少失調(diào)電壓。而引起失調(diào)的因素有很多，如電阻間的不匹配，晶體管的不匹配，運(yùn)放輸入級(jí)晶體管閾值電壓的不匹配，以及運(yùn)放的有限增益等。這里主要通過(guò)提高運(yùn)放的增益和精確的版圖設(shè)計(jì)來(lái)改進(jìn)。如圖2所示，基準(zhǔn)中采用了多級(jí)差分結(jié)構(gòu)的運(yùn)放來(lái)提高其增益，增大負(fù)反饋的深度，減小失調(diào)。然而，運(yùn)放級(jí)數(shù)的增多會(huì)增加電路的功耗，因此設(shè)計(jì)運(yùn)放的偏置電流為與電源無(wú)關(guān)的較小量，使其工作在飽和區(qū)邊緣，這也使得電路具有較寬的電源電壓范圍。
    PSR是表征電源抑制能力的交流小信號(hào)參數(shù)，它的定義為輸入電壓的變化與輸出基準(zhǔn)電壓的變化之比。在低頻情況下，基準(zhǔn)的PSR和運(yùn)放的增益呈成正比。因此運(yùn)放的環(huán)路增益越大，輸出VREF對(duì)電源VDD變化的抑制性就越強(qiáng)。
    而該電路的啟動(dòng)部分由M25，M26，M27，M28，M29和M30組成，Vb由偏置部分產(chǎn)生，EN為使能信號(hào)，正常工作時(shí)為低電平。當(dāng)EN為低時(shí)，且Vb達(dá)到一定電平時(shí)，M30導(dǎo)通，M30，M27支路產(chǎn)生電流，使M26和M27的柵電位升高，M26便將M29的柵電位拉低，M28，M29支路產(chǎn)生電流，使基準(zhǔn)部分開始工作。設(shè)計(jì)M25的寬長(zhǎng)比遠(yuǎn)大于M26的寬長(zhǎng)比，使得基準(zhǔn)正常工作后M28的柵電位為高，關(guān)斷M28，M29支路，啟動(dòng)部分與基準(zhǔn)脫離。

3 仿真結(jié)果
    對(duì)設(shè)計(jì)的帶隙基準(zhǔn)電路進(jìn)行了性能指標(biāo)的仿真。使用HSPICE工具，基于Hynix 0．5μm CMOS工藝，仿真條件為25℃下全典型模型。從圖6中基準(zhǔn)的直流特性可見，電源電壓在1．5～6V之間變化時(shí)，基準(zhǔn)輸出仍保持良好的穩(wěn)定性；圖7為基準(zhǔn)的溫度特性曲線，當(dāng)溫度從-40～100℃變化時(shí)，基準(zhǔn)電壓的變化僅為2．2 mV，溫度系數(shù)為13．7×10-6／℃，顯示了低溫漂的特性；圖8是基準(zhǔn)環(huán)路穩(wěn)定性的仿真曲線，基準(zhǔn)的環(huán)路增益為110 dB，相位裕度為67°；圖9是基準(zhǔn)的電源抑制特性的仿真波形，低頻時(shí)PSR為-117 dB。仿真結(jié)果都滿足性能指標(biāo)。

4 結(jié)束語(yǔ)
    本文設(shè)計(jì)了一種采用CMOS工藝的高精度低功耗帶隙基準(zhǔn)電路，電源電壓的工作范圍為2．3～6．5 V。當(dāng)溫度從-40～100℃變化時(shí)，基準(zhǔn)電壓的溫度系數(shù)為13．2×10-6／℃，低頻時(shí)的電源抑制能力為-117 dB。電源電壓為3．3 V時(shí)的工作電流僅為3μA。仿真結(jié)果顯示該電路具有良好的特性。