0 引言
遙測(cè)艙是導(dǎo)彈研制中不可缺少的關(guān)鍵測(cè)試部件，它為導(dǎo)彈系統(tǒng)的順利研制提供了重要保證。為了提高安全性和可靠性，遙測(cè)艙產(chǎn)品使用前必須通過檢測(cè)和調(diào)試。遙測(cè)艙信號(hào)源是根據(jù)測(cè)試要求向待測(cè)產(chǎn)品實(shí)時(shí)地發(fā)送各種激勵(lì)，以此來模擬導(dǎo)彈遙測(cè)艙實(shí)際測(cè)量到的信號(hào)，遙測(cè)艙產(chǎn)品會(huì)對(duì)收到的激勵(lì)信號(hào)做相應(yīng)的處理，然后從其輸出端輸出數(shù)據(jù)，這些數(shù)據(jù)將被采集到遙測(cè)艙內(nèi)部，通過地面接收系統(tǒng)軟件的分析，就可以判斷遙測(cè)艙產(chǎn)品有無故障。由此可見，信號(hào)源是遙測(cè)艙檢測(cè)系統(tǒng)中非常重要的組成部分，本文主要針對(duì)此信號(hào)源的設(shè)計(jì)與實(shí)現(xiàn)展開論述。
1 設(shè)計(jì)要求
該信號(hào)源需要為遙測(cè)艙提供串行圖像數(shù)據(jù)、并行數(shù)據(jù)、串行RS 422數(shù)據(jù)、模擬信號(hào)，這些信號(hào)可單獨(dú)或者組合輸出。模擬信號(hào)可輸出幅值為-10～+10 V，頻率為100～40 kHz的脈沖信號(hào)。
目前市場(chǎng)上的信號(hào)發(fā)生器一般都用來產(chǎn)生較為簡(jiǎn)單的信號(hào)，不能夠滿足本系統(tǒng)的需求。因此，將針對(duì)本系統(tǒng)的特殊要求設(shè)計(jì)一個(gè)可編程的信號(hào)源。
2 設(shè)計(jì)方案
采用數(shù)字信號(hào)源的設(shè)計(jì)方法，主要以FPGA可編程芯片為核心，輔以必要的電平轉(zhuǎn)換電路，構(gòu)成可編程信號(hào)源?？刂七壿嬘蒄PGA可編程芯片來實(shí)現(xiàn)。FPGA通過內(nèi)部邏輯，主要實(shí)現(xiàn)三個(gè)功能：產(chǎn)生模擬信號(hào)所需的頻率基準(zhǔn)信號(hào)；產(chǎn)生并行數(shù)據(jù)和圖像數(shù)據(jù)的伴隨信號(hào)，產(chǎn)生并行數(shù)據(jù)和串行RS 422數(shù)據(jù)和串行圖像數(shù)據(jù)。模擬信號(hào)由功率放大電路進(jìn)行幅值調(diào)節(jié)。數(shù)字信號(hào)經(jīng)過接口芯片進(jìn)行電平轉(zhuǎn)換。
信號(hào)源電路板由電源轉(zhuǎn)換模塊、可編程邏輯器件、LVDS接口芯片、RS 422接口芯片、運(yùn)算放大器和總線驅(qū)動(dòng)器等組成。硬件電路原理框圖如圖1所示。
FPGA采用Altera公司的Cyclone系列EP1C6。Cyclone FPGA是目前市場(chǎng)上性價(jià)比最優(yōu)且價(jià)格最低的FPGA。容量為5 980個(gè)邏輯單元，具有多達(dá)92 160位嵌入RAM。支持各種單端I／O標(biāo)準(zhǔn)如LVTTL，LVCMOS，PCI和SSTL-2／3。FPGA的I／O端口多達(dá)185個(gè)，可通過VHDL語言編程來自由支配、定義其接口功能，方便PCB版圖設(shè)計(jì)時(shí)的布局布線，而且FPGA硬件的速度是納秒級(jí)的，VHDL程序內(nèi)部對(duì)各功能模塊的處理是按并行方式進(jìn)行的，這樣既很好地解決了信號(hào)通路多的問題，又能實(shí)時(shí)、快速地傳輸處理高速數(shù)據(jù)流。同時(shí)，借助EDA工具軟件Quartus直接進(jìn)行代碼編寫、功能仿真和時(shí)序仿真，簡(jiǎn)單易行地完成硬件功能的驗(yàn)證、添加和修改。配置器件采用Altera公司的串行配置器件EPCS1，工業(yè)級(jí)低成本，提供在系統(tǒng)編程(ISP)和多次編程能力，這種能力是一次性可編程器件所不具備的，但其成本甚至低于一次性可編程器件，是Cyclone系列器件最完美的補(bǔ)充。存儲(chǔ)容量的范圍為1 Mb，使其更容易配合FPGA構(gòu)造所需的最佳解決方案。
3 設(shè)計(jì)與實(shí)現(xiàn)
3．1 串行圖像數(shù)據(jù)
整幀傳輸時(shí)間為10 ms(包括幀頭和所有有效數(shù)據(jù)位)；在每幀數(shù)據(jù)開始發(fā)送時(shí)，先發(fā)送兩個(gè)幀頭校驗(yàn)字FAF3EB90，其中每個(gè)字寬度不大于200 ns(校驗(yàn)字每幀發(fā)送一次，所以每組校驗(yàn)字之間間距為10 ms)，然后再發(fā)送16 384(128行，128列)個(gè)字的原始圖像數(shù)據(jù)，每個(gè)數(shù)據(jù)字寬度同樣不大于200 ns，字的內(nèi)容為0000～4000循環(huán)發(fā)送；原始圖像數(shù)據(jù)發(fā)送完畢后，還需發(fā)送256個(gè)字的數(shù)字量，前兩個(gè)字為校驗(yàn)字050C146 F，202個(gè)字為有效數(shù)字量信息，字的內(nèi)容為0100～0000循環(huán)發(fā)送，其余信息字填零。
信號(hào)時(shí)序圖見圖2。
YLVDSD：發(fā)送16位數(shù)據(jù)，傳送系統(tǒng)給圖像采集設(shè)備的所有數(shù)據(jù)，每個(gè)數(shù)據(jù)位寬度與時(shí)鐘的半個(gè)周期等寬；
YLVDSS：發(fā)送同步信號(hào)，每字同步，與首數(shù)據(jù)最高位同時(shí)發(fā)出，寬度為半個(gè)時(shí)鐘；
YLVDSC：時(shí)鐘信號(hào)，始終保持。
所有的數(shù)據(jù)以行時(shí)間為基準(zhǔn)，即每62．5μs發(fā)送一組128個(gè)數(shù)據(jù)(以同步信號(hào)為基準(zhǔn)計(jì)數(shù))。共發(fā)送130行，其中正程128行發(fā)送圖像數(shù)據(jù)，逆程兩行發(fā)送信息字。
采用VHDL語言編寫程序，使FPGA輸出固定時(shí)序的LVTTL電平的3路信號(hào)，經(jīng)過一片LVDS接口芯片后，轉(zhuǎn)為L(zhǎng)VDS信號(hào)。
LVDS接口芯片采用National Semiconductor公司的DS90C031，它是四路LVDS線驅(qū)動(dòng)器，單電源5 V供電。
3．2 并行數(shù)據(jù)
并行數(shù)據(jù)是以信息幀的形式沿字節(jié)多路轉(zhuǎn)換通道發(fā)送。信息更新周期為10 ms，每個(gè)更新周期傳送128個(gè)信息字。這些信息字分成2個(gè)子幀，每幀64個(gè)字，每5 ms發(fā)送一子幀。信息字為24位，包括8位地址、16位數(shù)據(jù)，這樣，并行數(shù)據(jù)的數(shù)字遙測(cè)信息速率為307．2 Kb／s。
并行數(shù)據(jù)的數(shù)字遙測(cè)信息字的結(jié)構(gòu)如圖3所示。
并行數(shù)據(jù)采用8位并行傳輸，每個(gè)信息字的三個(gè)字節(jié)分三次沿8位總線分時(shí)發(fā)送。伴隨信號(hào)CS1，CS2的不同組合構(gòu)成地址字節(jié)、高位數(shù)據(jù)字節(jié)和低位數(shù)據(jù)字節(jié)的區(qū)分標(biāo)志，信號(hào)WR表明信息的發(fā)送。地址按00～7F循環(huán)發(fā)送，數(shù)據(jù)按0000～9FFF循環(huán)發(fā)送，8位總線信號(hào)、伴隨信號(hào)和寫信號(hào)傳輸均由245作驅(qū)動(dòng)，由這些信號(hào)的信號(hào)線電壓的變化形式表示的信息傳輸時(shí)序如圖4所示。
從圖4可以看出，一個(gè)信息字節(jié)的傳輸時(shí)間是2μs，一個(gè)信息字的傳輸時(shí)間是6μs。相鄰兩個(gè)信息字之間的間隔時(shí)間是10μs。
并行數(shù)據(jù)信息在5 ms周期內(nèi)完成后發(fā)送，每個(gè)周期發(fā)送信息的時(shí)間大約為640μs。
采用VHDL語言編寫程序，使FPGA輸出固定時(shí)序的LVTTL電平的3路信號(hào)，經(jīng)過2片總線驅(qū)動(dòng)器后，轉(zhuǎn)為TTL電平的并行數(shù)據(jù)信號(hào)。
3．3 串行RS 422數(shù)據(jù)
串行RS 422數(shù)據(jù)共有3路。通過FPGA的VHDL程序產(chǎn)生符合RS 422協(xié)議的LVTTL電平數(shù)據(jù)，經(jīng)過RS 422接口芯片進(jìn)行電平轉(zhuǎn)換。
RS 422接口芯片采用Maxim公司的MAX1484，它是1收1發(fā)驅(qū)動(dòng)器，全雙工。
(1)第一路DF422
波特率為500 Kb／s，每幀2．5 ms，幀長(zhǎng)9個(gè)字節(jié)。
(2)第二路ZW422
波特率為240 Kb／s，每幀1 ms，幀長(zhǎng)12個(gè)字，8 b／字。
數(shù)據(jù)格式是：
1位起始位+8位數(shù)據(jù)+1位停止位+10位空閑位其中：8位數(shù)據(jù)是低位在前，高位在后。
(3)第三路YX422
波特率為200 Kb／s，消息塊更新頻率為400 Hz，每個(gè)消息塊6個(gè)字，每字11位：
1位起始位+8位數(shù)據(jù)+1位奇偶校驗(yàn)位+1位停止位
3．4 模擬信號(hào)
通過對(duì)48 MHz的外部時(shí)鐘分頻產(chǎn)生固定頻率的脈沖方波，幅度為0～3．3 V，采用高速運(yùn)算放大器產(chǎn)生線性比例放大電路對(duì)幅度進(jìn)行調(diào)節(jié)。
運(yùn)算放大器采用AD公司的AD824，支持單電源供電，是低功耗的場(chǎng)效應(yīng)晶體管輸入操作放大器。
3．5 電路設(shè)計(jì)
在設(shè)計(jì)中采取了多種措施以保證信號(hào)源在各種情況下的正常工作。
(1)采用4層PCB板設(shè)計(jì)，避免使用過多分立器件，減小設(shè)備體積，縮短引線，提高可靠性；
(2)電源和器件電源管腳加濾波電容，減小電源噪聲對(duì)器件和電路板的影響；
(3)印制板合理布局、布線，減小各種信號(hào)間的相互干擾；
(4)差分信號(hào)線d+和d-到接口不超過30 mm，兩信號(hào)線長(zhǎng)度差控制在2 mm以內(nèi)，確保滿足LVDS數(shù)據(jù)傳輸帶寬的要求；
(5)電路設(shè)計(jì)中，采取措施盡量提高系統(tǒng)對(duì)各種干擾的隔離以及突發(fā)大信號(hào)的抑制，保護(hù)系統(tǒng)可靠工作。輸出電路串接保護(hù)電阻，在輸出短路時(shí)確保電路完好。
4 結(jié)論
綜上所述，主要介紹了遙測(cè)艙多路可編程信號(hào)源的設(shè)計(jì)與實(shí)現(xiàn)，著重對(duì)設(shè)計(jì)中的幾個(gè)關(guān)鍵技術(shù)做了較為詳細(xì)的研究論證。通過采用FPGA作為設(shè)計(jì)核心，編寫VHDL程序產(chǎn)生主要邏輯功能，附加外圍電平轉(zhuǎn)換芯片實(shí)現(xiàn)各種類型信號(hào)輸出。實(shí)踐證明，此信號(hào)源完全能夠模擬遙測(cè)艙測(cè)量到的信號(hào)，符合設(shè)計(jì)要求。