摘   要： 提出一種新型、實(shí)用的軟件無(wú)線電模型，基于該模型討論了某軍用的全數(shù)字短波接收機(jī)的系統(tǒng)結(jié)構(gòu)、功能、設(shè)計(jì)難點(diǎn)和解決方法。
關(guān)鍵詞： 軟件無(wú)線電  數(shù)字信號(hào)處理器  數(shù)字化

　　 軟件無(wú)線電的概念自問(wèn)世以來(lái)就受到廣大系統(tǒng)工程師的普遍重視，成為大型系統(tǒng)設(shè)計(jì)的目標(biāo)。本文遵循軟件無(wú)線電的設(shè)計(jì)理念，參考了多個(gè)系統(tǒng)設(shè)計(jì)實(shí)例，提出了一種新的軟件無(wú)線電模型，并以其為指導(dǎo)來(lái)設(shè)計(jì)全數(shù)字短波接收機(jī)。在給出某軍用新型全數(shù)字短波接收機(jī)的主要功能和系統(tǒng)結(jié)構(gòu)的基礎(chǔ)上，深入分析了設(shè)計(jì)的難點(diǎn)及解決的方法。
1  一種軟件無(wú)線電的新模型
　　近年來(lái)，軟件無(wú)線電在眾多領(lǐng)域(尤其是在無(wú)線通信領(lǐng)域)有了廣泛的應(yīng)用。隨著軟件無(wú)線電由理論向?qū)嵱玫牟粩嗤茝V，有必要建立一種高效、實(shí)用的系統(tǒng)模型，并在此模型的基礎(chǔ)上進(jìn)行軟件無(wú)線電系統(tǒng)的開(kāi)發(fā)和研制[1]。理想的軟件無(wú)線電要求直接對(duì)射頻信號(hào)進(jìn)行數(shù)字化，由數(shù)字信號(hào)處理器（DSP）完成所有的調(diào)制、解調(diào)和濾波等信號(hào)處理功能。如有必要，還需將處理完的數(shù)據(jù)送往高速數(shù)模轉(zhuǎn)換器（DAC）直接轉(zhuǎn)換成模擬信號(hào)，經(jīng)放大后輸出。理想軟件無(wú)線電的結(jié)構(gòu)模型包括模數(shù)轉(zhuǎn)換器(ADC)、DSP和DAC[2]，如圖1所示。
 雖然理想軟件無(wú)線電模型有很多優(yōu)點(diǎn)[3]，但是現(xiàn)階段還不能實(shí)用。主要有如下原因：(1)ADC對(duì)射頻信號(hào)直接進(jìn)行低通采樣，所以對(duì)ADC的采樣速率、工作帶寬和動(dòng)態(tài)范圍都有著極高的要求[4]，而現(xiàn)有的ADC器件無(wú)法滿(mǎn)足該要求。(2)經(jīng)過(guò)ADC采樣后的數(shù)據(jù)流速率非常高，需直接送往DSP進(jìn)行處理?，F(xiàn)階段的DSP芯片無(wú)論是在接口速率，還是在處理能力方面都難以滿(mǎn)足要求，不能實(shí)現(xiàn)實(shí)時(shí)處理。

　　 在現(xiàn)有器件水平的制約下，為了充分體現(xiàn)軟件無(wú)線電的設(shè)計(jì)理念，更好地兼顧硬件和軟件的設(shè)計(jì)，盡可能地提高系統(tǒng)性能，本文提出一種基于分層的、由事件驅(qū)動(dòng)的軟件無(wú)線電模型，其系統(tǒng)結(jié)構(gòu)如圖2所示。
 射頻信號(hào)經(jīng)放大后（圖中省略）被模擬下變頻，得到帶寬約為30M的中頻信號(hào)。在滿(mǎn)足采樣定理的前提下，對(duì)中頻信號(hào)進(jìn)行低通采樣（采樣率一般可為80MSPS）。中頻數(shù)字信號(hào)的速率仍然很高，不適合直接送給DSP進(jìn)行處理，可以先通過(guò)數(shù)字下變頻器將其變換到基帶，再送給數(shù)字處理單元。經(jīng)處理后的數(shù)字信號(hào)如果要調(diào)制發(fā)射，則可以先通過(guò)數(shù)字上變頻器，變換成中頻數(shù)字信號(hào)；然后經(jīng)高速DAC轉(zhuǎn)換成模擬信號(hào)后，再模擬上變頻；最后經(jīng)放大后由天線發(fā)射出去（圖中省略）。如果不需要調(diào)制發(fā)射，可將數(shù)字處理單元處理后的信號(hào)經(jīng)數(shù)字接口或模擬接口直接輸出。

　　數(shù)字處理單元是整個(gè)模型的核心，也是分層概念的具體體現(xiàn)。主要由3部分構(gòu)成：通用數(shù)字信號(hào)處理器、現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）和微控制單元（MCU）。根據(jù)它們對(duì)數(shù)據(jù)流的操作，可將其劃分為3個(gè)層次：運(yùn)算層、控制層和管理層。數(shù)字處理單元分層模型如圖3所示。

　　DSP是整個(gè)系統(tǒng)的計(jì)算核心，用來(lái)完成調(diào)制、解調(diào)和濾波等功能，它主要是對(duì)透明的數(shù)據(jù)流進(jìn)行運(yùn)算處理，所以DSP被認(rèn)為是運(yùn)算層設(shè)備。FPGA主要用于實(shí)現(xiàn)數(shù)據(jù)格式的轉(zhuǎn)換、數(shù)據(jù)的組幀、數(shù)據(jù)鏈路的重組等，是整個(gè)系統(tǒng)的數(shù)據(jù)交換通路，可以根據(jù)上層命令控制數(shù)據(jù)的流向，所以FPGA是控制層設(shè)備。MCU主要提供人機(jī)接口，如運(yùn)行嵌入式操作系統(tǒng)，對(duì)整個(gè)系統(tǒng)的工作情況進(jìn)行監(jiān)測(cè)管理，所以MCU可以劃分為管理層設(shè)備。
　　整個(gè)模型是由事件驅(qū)動(dòng)的。管理層設(shè)備MCU接收到外部事件請(qǐng)求后，對(duì)其進(jìn)行解析，轉(zhuǎn)換成命令下發(fā)，控制下層數(shù)據(jù)鏈路的重組及計(jì)算模塊的調(diào)度。根據(jù)外部事件請(qǐng)求的不同，系統(tǒng)的鏈路結(jié)構(gòu)、軟件結(jié)構(gòu)也會(huì)隨之變化。
　　以上提出的由事件驅(qū)動(dòng)的、基于分層概念的軟件無(wú)線電模型是一種現(xiàn)階段實(shí)用的通用模型。它在最大限度上體現(xiàn)了軟件無(wú)線電的設(shè)計(jì)宗旨，且結(jié)構(gòu)清晰，對(duì)整個(gè)硬件平臺(tái)和軟件算法的設(shè)計(jì)都提供了鮮明的思路。
2  全數(shù)字短波接收機(jī)的主要功能及系統(tǒng)結(jié)構(gòu)
　　某軍用全數(shù)字短波接收機(jī)就是基于上述軟件無(wú)線電的分層模型而設(shè)計(jì)的，主要實(shí)現(xiàn)短波全頻段信號(hào)的快速搜索、解調(diào)與分析。具體功能分為以下幾大類(lèi)。
　　(1)頻帶掃描：將整個(gè)短波頻段以2M帶寬進(jìn)行劃分，系統(tǒng)對(duì)全頻段或某個(gè)特定頻段進(jìn)行掃描。通過(guò)FFT計(jì)算頻譜，根據(jù)參考門(mén)限來(lái)確定信號(hào)的有無(wú)，并將結(jié)果上報(bào)。由于選用高性能的DSP，掃描速率可以達(dá)到500MHz。
　　(2)跳頻信號(hào)搜索：系統(tǒng)在1M帶寬內(nèi)，計(jì)算信號(hào)頻譜，統(tǒng)計(jì)出跳頻集，計(jì)算出跳速、跳寬，并將其上報(bào)，同時(shí)有可能要引導(dǎo)激勵(lì)器進(jìn)行干擾。
　　(3)特征信號(hào)搜索：對(duì)特定信號(hào)（如ALE和LINK11）進(jìn)行搜索，DSP計(jì)算高分辨率頻譜（12Hz），再進(jìn)行具體特征分析、模板匹配等操作，確定特征信號(hào)的有無(wú)，以及頻率點(diǎn)位置，為特征信號(hào)解調(diào)提供依據(jù)。
　　(4)信號(hào)分析：對(duì)指定頻帶內(nèi)的信號(hào)進(jìn)行實(shí)時(shí)分析，給出其調(diào)制方式及各種調(diào)制參數(shù)。同時(shí)可以進(jìn)行解調(diào)。
　　(5)高速采樣：將短波射頻信號(hào)數(shù)字化后，不經(jīng)過(guò)數(shù)字下變頻，直接經(jīng)FPGA組幀后送給DSP，存到其外部存儲(chǔ)器中。然后打包上報(bào)，以便于對(duì)短波信號(hào)做進(jìn)一步研究分析。
　　全數(shù)字短波接收機(jī)的結(jié)構(gòu)框圖如圖4所示。

　　(1)ADC：對(duì)模擬輸入信號(hào)進(jìn)行低通采樣，采樣率為80M。為了達(dá)到80dB的動(dòng)態(tài)，選用的是14位的ADC。由于直接低通采樣，所以前端的器件很少，使得整個(gè)設(shè)備是便攜式的，可以背負(fù)或手提。采樣后的數(shù)據(jù)流同時(shí)送往PDC和FPGA。
　　(2)PDC：對(duì)采樣信號(hào)進(jìn)行數(shù)字下變頻，輸出基帶信號(hào)。PDC的載頻、濾波器和增益都是可編程的，可以靈活地進(jìn)行設(shè)置。PDC的配置是影響系統(tǒng)性能的關(guān)鍵因素之一，如配置的速度會(huì)影響頻帶掃描的速度、濾波器的設(shè)計(jì)會(huì)影響輸出基帶信號(hào)的信噪比。輸出的基帶信號(hào)送給FPGA。
　　(3)FPGA：是整個(gè)系統(tǒng)的控制中心，它控制系統(tǒng)數(shù)據(jù)流的走向，負(fù)責(zé)數(shù)據(jù)鏈路的搭建。在不同的工作模式下，F(xiàn)PGA會(huì)選擇接收不同數(shù)據(jù)源（PDC或ADC）的數(shù)據(jù)，對(duì)其進(jìn)行格式變換、組幀，然后送往DSP單元的不同接口，同時(shí)將經(jīng)DSP單元處理過(guò)的數(shù)據(jù)輸送到不同的目的地。所以FPGA是分層模型中連接上層和下層的橋梁，是保證整個(gè)軟件無(wú)線電平臺(tái)靈活通用的關(guān)鍵器件。
　　(4)DSP單元：由2塊DSP及其外圍SDRAM構(gòu)成。由于整個(gè)系統(tǒng)功能復(fù)雜，故選用2塊高性能的浮點(diǎn)DSP。此外選用TI公司的TMS320C6713，分別作為主DSP和從DSP。主、從DSP都有外掛的SDRAM，以實(shí)現(xiàn)對(duì)程序空間和數(shù)據(jù)空間的擴(kuò)展。DSP主要完成對(duì)基帶信號(hào)的處理，在不同的工作模式下，主、從DSP分別完成不同的功能。DSP是整個(gè)系統(tǒng)的心臟，它的運(yùn)算速度是決定系統(tǒng)能否正常工作的關(guān)鍵。C6713可以工作在200MHz，加上內(nèi)部強(qiáng)大的并行指令體系和流水線結(jié)構(gòu)，能滿(mǎn)足系統(tǒng)的實(shí)時(shí)性要求。
　　(5)MCU單元：包括ARM芯片（S3C4510B）及其外設(shè)，如FLASH、SDRAM和網(wǎng)絡(luò)接口芯片等。在ARM芯片中運(yùn)行一個(gè)嵌入式操作系統(tǒng)（uClinux），實(shí)現(xiàn)對(duì)系統(tǒng)的管理和與外界的接口。外部接口分為2種：遠(yuǎn)程百兆以太網(wǎng)接口和本地主機(jī)接口。可以從遠(yuǎn)程端和本機(jī)同時(shí)控制系統(tǒng)的運(yùn)行，觀測(cè)運(yùn)行的結(jié)果。ARM由遠(yuǎn)程或本機(jī)事件觸發(fā)后，向下層轉(zhuǎn)發(fā)命令，從而控制數(shù)據(jù)鏈路的重組及計(jì)算模塊的調(diào)度。所以MCU單元是系統(tǒng)的管理核心，它提供人機(jī)接口，是關(guān)系到系統(tǒng)可用性和穩(wěn)定性的重要部件。
　　(6)RS422驅(qū)動(dòng)：激勵(lì)器是軍事對(duì)抗中不可缺少的設(shè)備。接收機(jī)在感興趣的頻點(diǎn)搜索到信號(hào)后，可能要立即引導(dǎo)激勵(lì)器進(jìn)行干擾。為了保證響應(yīng)速度，選用了RS422接口將數(shù)據(jù)快速傳送給激勵(lì)器。
　　(7)DAC：將解調(diào)的話(huà)音信號(hào)轉(zhuǎn)換并輸出。
3  全數(shù)字短波接收機(jī)的設(shè)計(jì)難點(diǎn)及解決方法
　　(1)采樣率高，導(dǎo)致系統(tǒng)工作頻率高，大部分接口的數(shù)據(jù)流速率也很高。所以必須依照高速數(shù)字系統(tǒng)設(shè)計(jì)的原則，減少系統(tǒng)的電磁干擾，以保證信號(hào)的完整性。FPGA是整個(gè)系統(tǒng)的數(shù)據(jù)交換中心，它的設(shè)計(jì)顯得尤為重要。此處選用的是VERTEXII系列FPGA，其內(nèi)部含有數(shù)控電阻（Digital Controlled Impedance，DCI），可以用來(lái)對(duì)傳輸線進(jìn)行匹配，而且隨著外界環(huán)境（如溫度）的變化，能自動(dòng)進(jìn)行調(diào)節(jié)。不需要在芯片外部再接匹配電阻，減少了電路板的面積及布線的難度。
　　(2)由于FPGA的全局時(shí)鐘頻率很高（100MHz），因此FPGA邏輯的設(shè)計(jì)至關(guān)重要。模塊化、層次化是大型設(shè)計(jì)所必需的。合理的功能定義、模塊分割是關(guān)系到電路最終能否達(dá)到性能要求的關(guān)鍵。在源代碼（VHDL語(yǔ)言）設(shè)計(jì)過(guò)程中，盡量采用流水線結(jié)構(gòu)，減少子器件（如VHDL中的一個(gè)PROCESS）中的邏輯傳遞深度，以達(dá)到時(shí)鐘頻率的要求。
　　(3)主、從DSP之間的通信是制約系統(tǒng)性能、提高系統(tǒng)魯棒性的重要因素。在多數(shù)情況下，主、從DSP之間有大量的數(shù)據(jù)要傳輸。例如，從DSP進(jìn)行FFT運(yùn)算，然后將頻譜上報(bào)給主DSP。如果主、從DSP之間的通信速率不夠高，或是不穩(wěn)定，勢(shì)必影響整個(gè)系統(tǒng)的性能。為此采用DSP的HPI接口（Host-Port Interface）。主、從DSP之間的通信接口如圖5所示。

　　主DSP通過(guò)異步RAM接口訪問(wèn)從DSP的HPI接口，數(shù)據(jù)線直接相連。異步RAM控制線連到FPGA，由FPGA作必要的邏輯轉(zhuǎn)換后與HPI控制線相連。在此方式下，主DSP進(jìn)行2次RAM操作就可以訪問(wèn)1次HPI(分別訪問(wèn)高位和低位)，即完成1個(gè)字（32位）的讀寫(xiě)，速率相當(dāng)高，可達(dá)50MBps。
　　(4)系統(tǒng)將搜索和分析功能整合在一起，導(dǎo)致DSP的程序量很大，不能完全放在片內(nèi)（片內(nèi)只有192KB空間）。所以有些代碼段和大部分的數(shù)據(jù)段都要放在片外的SDRAM中，訪問(wèn)片外的速度要比訪問(wèn)片內(nèi)慢得多。為了提高系統(tǒng)性能，采取了動(dòng)態(tài)調(diào)度的策略。
4  結(jié)  論
　　本文提出的由事件驅(qū)動(dòng)的、基于分層結(jié)構(gòu)的軟件無(wú)線電模型，給現(xiàn)階段的軟件無(wú)線電系統(tǒng)設(shè)計(jì)提供了較好的參考依據(jù)?；诖四Ｐ驮O(shè)計(jì)的某軍用全數(shù)字短波接收機(jī)系統(tǒng)充分體現(xiàn)了軟件無(wú)線電的優(yōu)越性，無(wú)論是在性能、價(jià)格還是在實(shí)用性方面，都優(yōu)于傳統(tǒng)的短波接收機(jī)。該系統(tǒng)現(xiàn)已調(diào)試成功，正由軍方測(cè)試和試用。
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