半導(dǎo)體功能測(cè)試包含一些新的術(shù)語(yǔ)，這里先簡(jiǎn)單介紹一下：

·         Output Mask 輸出屏蔽，一種在功能測(cè)試期間讓測(cè)試通道的輸出比較功能打開(kāi)或關(guān)閉的方法，可以針對(duì)單獨(dú)的pin在單獨(dú)的周期實(shí)施。

·         Output Sampling 輸出采樣，在功能測(cè)試中，DUT的輸出信號(hào)在周期內(nèi)的某個(gè)時(shí)間點(diǎn)被評(píng)估的過(guò)程。PE卡上的比較電路會(huì)將輸出電壓和預(yù)先設(shè)定的邏輯1（VOH）和邏輯0（VOL）相比較，然后測(cè)試系統(tǒng)做出pass或fail的判斷。Output Sampling也稱(chēng)為“Strobing”。

·         Test Pattern 測(cè)試向量（國(guó)內(nèi)很多資料將其譯為“測(cè)試模式”），是器件一系列所設(shè)計(jì)的邏輯功能的輸入輸出狀態(tài)的描述。輸入數(shù)據(jù)由測(cè)試系統(tǒng)提供給DUT，輸出數(shù)據(jù)則用于和DUT的輸出響應(yīng)相比較。在功能測(cè)試期間，測(cè)試向量施加到DUT并運(yùn)行，當(dāng)其中的一個(gè)期望輸出與器件的實(shí)際輸出不匹配時(shí)，一個(gè)failure就產(chǎn)生了。Test pattern也稱(chēng)為“Test Vectors”或“Truth Tables（真值表）”。Test Vectors的說(shuō)法更強(qiáng)調(diào)時(shí)序性，指邏輯電平的一系列0、1序列或其他表征。

·         Signal Format 信號(hào)格式，PE驅(qū)動(dòng)電路提供的輸入信號(hào)的波形。

功能測(cè)試

        功能測(cè)試是驗(yàn)證DUT是否能正確實(shí)現(xiàn)所設(shè)計(jì)的邏輯功能，為此，需生成測(cè)試向量或真值表以檢測(cè)DUT中的錯(cuò)誤，真值表檢測(cè)錯(cuò)誤的能力可用故障覆蓋率衡量，測(cè)試向量和測(cè)試時(shí)序組成功能測(cè)試的核心。

當(dāng)執(zhí)行功能測(cè)試時(shí)，必須考慮DUT性能的所有方面，必須仔細(xì)檢查下列項(xiàng)的準(zhǔn)確值：

·         VDD Min/Max DUT                電源電平
VIL/VIH                                輸入電平
VOL/VOH                             輸出電平
IOL/IOH                                輸出電流負(fù)載
VREF IOL/IOH                      切換點(diǎn)
Test Frequency                     測(cè)試頻率/周期
Input Signal Timings              時(shí)鐘/建立時(shí)間/保持時(shí)間/控制信號(hào)
Input Signal Formats             輸入波形
Output Timings                     周期內(nèi)何時(shí)采樣
Vector Sequencing                向量文件的起始/終止點(diǎn) 

        從上表可以看出，在功能測(cè)試中需要利用測(cè)試系統(tǒng)的大部分資源，所有的功能測(cè)試都有兩個(gè)不同的部分組成，主測(cè)試程序中的測(cè)試向量文件和指令集。測(cè)試向量文件代表需測(cè)試的DUT的輸入輸出邏輯狀態(tài)，測(cè)試程序包括控制測(cè)試硬件產(chǎn)生必需的電壓、波形和時(shí)序需要的信息。

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