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頭條

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

第一屆5G算法創(chuàng)新大賽推動廣泛研究，助力5G發(fā)展

2015年12月18日，西安 —— 今天，Altera公司 (NASDAQ: ALTR) 公布第一屆5G算法創(chuàng)新大賽最終結(jié)果。該大賽是業(yè)界首個旨在促進研究機構(gòu)與企業(yè)結(jié)合、激發(fā)創(chuàng)新、推進5G研究發(fā)展的競賽。第一屆5G算法創(chuàng)新大賽由Altera、西安電子科技大學(xué)、友晶科技主辦，華為、英特爾、展訊等公司贊助。自今年5月啟動以來，大賽吸引了來自全國31個城市76所大學(xué)184支隊伍，共462名學(xué)生參賽，基于Altera的FPGA開發(fā)板，完成三種5G在研的新空口核心算法，即SCMA（稀疏碼多址接入）、F-OFDM（可變子載波帶寬的非正交波形）和Polar Code（極化碼）的鏈路仿真、與FPGA實現(xiàn)。經(jīng)過歷時半年多的比賽，共有30支隊伍進入決賽，其中20支隊伍榮獲5G算法創(chuàng)新大賽一、二、三等獎，13支隊伍榮獲“優(yōu)秀算法仿真設(shè)計獎”和“優(yōu)秀FPGA實現(xiàn)獎”，西安電子科技大學(xué)由于本屆大賽的成功舉辦提供了巨大支持而榮獲大賽“最佳主辦獎”。大賽的最終結(jié)果公布在大賽官網(wǎng)，網(wǎng)址為http://www.innovateasia.com/5g/index.html。

發(fā)表于：2015/12/21

數(shù)字下變頻中抽取濾波器的設(shè)計及FPGA實現(xiàn)

針對軟件無線電接收機數(shù)字下變頻中高速數(shù)字信號的降采樣需求，利用半帶濾波器及級聯(lián)積分梳狀濾波器，設(shè)計了一種半帶濾波器前置的多級抽取濾波器架構(gòu)。通過Simulink搭建系統(tǒng)模型驗證之后，利用Xilinx ISE 12.3在Xilinx xc5vsx95t-2ff1136 FPGA上實現(xiàn)了一種下采樣率為64的抽取濾波器。Modelsim仿真結(jié)果表明，該抽取濾波器設(shè)計是有效的，達到了設(shè)計指標。

發(fā)表于：2015/12/21

IDL與VC信息相互傳遞的實現(xiàn)方法

為了準確傳遞和保存IDL可視化數(shù)據(jù)信息，實現(xiàn)語言之間的互通性、資源共享性、數(shù)據(jù)信息的多樣性、調(diào)用格式的不同性，基于解析函數(shù)調(diào)用的方法，運用動態(tài)鏈接庫和一系列的子類函數(shù)獲取數(shù)據(jù)，使IDL與VC之間相互轉(zhuǎn)換信息，可通過VC直接對遙感影像進行處理，為應(yīng)用系統(tǒng)的研發(fā)提供了一種新方法。試驗實例證明，該方法能簡單有效地將IDL與VC有機地結(jié)合在一起，實現(xiàn)了信息相互傳遞，并通過C直接對遙感影像進行操作處理。

發(fā)表于：2015/12/20

動態(tài)進化環(huán)境在組卷中的建模與應(yīng)用

針對遺傳算法組卷易陷入早熟、難以收斂的問題進行研究，結(jié)合進化環(huán)境對進化過程的影響和引導(dǎo)，對動態(tài)進化環(huán)境進行建模，提出了一種基于動態(tài)變異池的策略。該策略的種群不共享變異池，在每次變異前，根據(jù)每個個體的弱點動態(tài)生成該個體的變異基因庫，以此改善當(dāng)前變異環(huán)境，實施引導(dǎo)性變異，提高解質(zhì)量。該策略能加速收斂，并在很大程度上提高收斂精度。實驗數(shù)據(jù)表明，采用了該策略的組卷算法能快速生成各項指標都與約束條件十分貼近的試卷，具有很好的實用價值。

發(fā)表于：2015/12/20

Xilinx宣布支持16nmUltraScale+ 器件的工具與文檔公開提供

2015年12月11日，中國北京——All Programmable 技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布支持16nmUltraScale+?系列的工具及文檔面向公眾公開提供，其中包含Vivado® 設(shè)計套件HLx版、嵌入式軟件開發(fā)工具、賽靈思Power Estimator （功耗評估器），以及用于Zynq® UltraScale+ MPSoC及Kintex® UltraScale+器件的技術(shù)文檔。

發(fā)表于：2015/12/20

基于FPGA的硬件排序系統(tǒng)設(shè)計

針對軟件排序速度慢、排序數(shù)據(jù)量小以及占用CPU資源多等問題，設(shè)計了一種基于FPGA的硬件排序系統(tǒng)。排序過程采用DMA工作方式，不占用CPU資源；數(shù)據(jù)傳輸采用SISO（串行輸入/串行輸出）方式，減少FPGA內(nèi)部布線資源，增強排序系統(tǒng)可靠性。利用Modelsim仿真工具對硬件排序系統(tǒng)進行仿真驗證，仿真結(jié)果表明，硬件排序系統(tǒng)可以有效提高排序效率以及降低CPU使用率。

發(fā)表于：2015/12/18

美高森美和Thales e-Security宣布簽署硬件安全模塊經(jīng)銷商協(xié)議

致力于在功耗、安全、可靠和性能方面提供差異化半導(dǎo)體技術(shù)方案的領(lǐng)先供應(yīng)商美高森美公司(Microsemi Corporation，紐約納斯達克交易所代號：MSCC) 宣布與Thales e-Security簽訂一項經(jīng)銷商協(xié)議?？蛻敉ㄟ^使用Thales e-Security的nShield硬件安全模塊(HSM)、定制固件和在所有美高森美SmartFusion?2系統(tǒng)級芯片(SoC)現(xiàn)場可編程邏輯器件(FPGA)和IGLOO?2 FPGA器件內(nèi)置的先進安全協(xié)議，可以自動防止其系統(tǒng)在世界各地任何生產(chǎn)設(shè)施中被過度制造，避免數(shù)百萬美元的收益損失。

發(fā)表于：2015/12/18

基于因子分析的動態(tài)負載均衡算法

隨著互聯(lián)網(wǎng)的不斷發(fā)展、用戶數(shù)量的急劇增長，互聯(lián)網(wǎng)中出現(xiàn)了網(wǎng)絡(luò)擁塞、服務(wù)器負載過重、響應(yīng)時間過長等嚴重問題，其中負載均衡算法是影響服務(wù)器集群整體性能的一個關(guān)鍵因素。運用統(tǒng)計學(xué)中的因子分析理論，提出了一種基于因子分析的負載均衡算法。該算法利用因子分析法計算出綜合負載，并用這個指標幫助負載均衡器選擇合適的服務(wù)器，均勻地將用戶的請求進行分發(fā)，從而達到整體上較好的負載均衡。

發(fā)表于：2015/12/17

采用窗函數(shù)法進行數(shù)字信號截短的優(yōu)化算法

對數(shù)字信號進行有限點數(shù)的截短采樣時，通常會發(fā)生頻譜泄露。提出一種基于FPGA的矩形窗、海明窗、漢寧窗和布萊克曼窗四個窗函數(shù)的改進型信號截短算法方案，并對其資源消耗和運行速度進行優(yōu)化，從而提高頻譜泄露的性能。為了減少系統(tǒng)資源消耗和提高精度，采用了資源共享技術(shù)、選擇合理的數(shù)據(jù)位寬以及為CORDIC模塊選擇合適的迭代次數(shù)；為了優(yōu)化速度，采用了恰當(dāng)?shù)牧魉€技術(shù)，從而較大提高了處理速度。仿真表明，優(yōu)化后的系統(tǒng)邏輯資源減少20%~51%，時序約束達到360 MHz，其中的布萊克曼窗對第一級旁瓣衰減達到59.3 dB。

發(fā)表于：2015/12/17

基于FPGA與LabVIEW的DDS任意信號發(fā)生器設(shè)計

實現(xiàn)了一種基于FPGA與LabVIEW平臺的任意波形發(fā)生器。通過FPGA搭建硬件平臺，與LabVIEW上位機軟件實現(xiàn)串口通信，實時調(diào)整FPGA內(nèi)部波形數(shù)據(jù)，可實現(xiàn)正弦波、方波、鋸齒波、三角波、高斯白噪聲、疊加正弦波、自定義公式等常規(guī)波形，同時也可以手動繪制任意波形，充分發(fā)揮了軟件的靈活性。通過參數(shù)的設(shè)定，可方便地設(shè)計各種復(fù)雜波形。本設(shè)計在EP4CE15F17C8芯片上實現(xiàn)，與LabVIEW上位機軟件協(xié)同工作，經(jīng)測試系統(tǒng)具有良好的穩(wěn)定性、靈活性。

發(fā)表于：2015/12/16