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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開(kāi)發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無(wú)需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問(wèn)題，設(shè)備可以在那里重新編程。

一種DDS任意波形發(fā)生器的ROM優(yōu)化方法

提出了一種改進(jìn)的基于直接頻率合成技術(shù)（DDS）的任意波形發(fā)生器在現(xiàn)場(chǎng)可編程門陣列（FPGA）上的實(shí)現(xiàn)方法。首先將三角波、正弦波、方波和升/降鋸齒波的波形數(shù)據(jù)寫入片外存儲(chǔ)器，當(dāng)調(diào)用時(shí)再將相應(yīng)的數(shù)據(jù)移入FPGA的片上RAM，取代分區(qū)塊的將所有類型波形數(shù)據(jù)同時(shí)存儲(chǔ)在片上RAM中的傳統(tǒng)方法；再利用正弦波和三角波的波形在4個(gè)象限的對(duì)稱性以及鋸齒波的線性特性，通過(guò)硬件反相器對(duì)波形數(shù)據(jù)和尋址地址值進(jìn)行處理，實(shí)現(xiàn)了以1/4的數(shù)據(jù)量還原出精度不變的模擬信號(hào)，從而將整體的存儲(chǔ)量減小為原始設(shè)計(jì)方案的5%。經(jīng)驗(yàn)證，這種改進(jìn)方法正確可行，能夠大大降低開(kāi)發(fā)成本。

發(fā)表于：3/22/2013

PSoC 4架構(gòu)全面挑戰(zhàn)8位、16位和32位獨(dú)立式MCU

賽普拉斯PSoC 4架構(gòu)可面向嵌入式設(shè)計(jì)提供業(yè)界最靈活、最低功耗的ARM®Cortex?-M0器件，真正可擴(kuò)展、可無(wú)限重配置的架構(gòu)，采用組件設(shè)計(jì)方法，必將對(duì)8位、16位和32位獨(dú)立式MCU發(fā)起挑戰(zhàn)。

發(fā)表于：3/22/2013

Altera Cyclone V GT FPGA是業(yè)界第一款符合5 Gbps PCIe Gen2要求的低功耗FPGA

Altera公司 (NASDAQ: ALTR)今天宣布，其28 nm Cyclone® V GT FPGA全面通過(guò)了PCI Express® (PCIe®) 2.0規(guī)范的兼容性測(cè)試。Cyclone V GT FPGA目前已經(jīng)投產(chǎn)，是業(yè)界第一款實(shí)現(xiàn)了5 Gbps數(shù)據(jù)速率并支持PCIe 2.0互操作性的低成本、低功耗FPGA。在最近的PCI-SIG實(shí)驗(yàn)室測(cè)試中，Cyclone V GT FPGA成功通過(guò)了所有PCI-SIG®兼容性和互操作性測(cè)試，目前已經(jīng)收錄到PCI-SIG Integrators名錄中。與以前的FPGA相比，在開(kāi)發(fā)基于PCIe Gen2的應(yīng)用時(shí)，Cyclone V GT FPGA幫助開(kāi)發(fā)人員大幅度降低了系統(tǒng)成本和系統(tǒng)功耗。

發(fā)表于：3/20/2013

Xilinx擴(kuò)展領(lǐng)先一代All Programmable SoC產(chǎn)品線打造Smarter無(wú)線、廣播及醫(yī)療系統(tǒng)

All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）今天宣布推出Zynq-7000系列的最新成員-Zynq?-7100 All Programmable SoC。該器件集成了業(yè)界性能最高的數(shù)字信號(hào)處理（DSP）功能，可滿足新一代“智能（Smart）”無(wú)線、廣播、醫(yī)學(xué)最嚴(yán)格的可編程系統(tǒng)集成要求。

發(fā)表于：3/20/2013

意法半導(dǎo)體（ST）通過(guò)CMP提供130納米H9A模擬CMOS制程

意法半導(dǎo)體（STMicroelectronics，簡(jiǎn)稱ST；紐約證券交易所代碼：STM）與CMP（Circuits Multi Projets®）攜手宣布即日起通過(guò)CMP向大學(xué)、研究實(shí)驗(yàn)室和設(shè)計(jì)企業(yè)提供意法半導(dǎo)體的H9A CMOS制程（130納米光刻技術(shù)節(jié)點(diǎn)），該樣片試制服務(wù)可提供大量模擬器件和數(shù)字器件。晶片擴(kuò)散工序在意法半導(dǎo)體法國(guó)Aix-en-ProvenceRousset工廠完成。意法半導(dǎo)體正在以代工服務(wù)的形式向第三方提供這項(xiàng)制程，可用于制造現(xiàn)有的模擬器件平臺(tái)或在超越摩爾應(yīng)用領(lǐng)域取得的新的研發(fā)設(shè)計(jì)，如能量收集、自主智能系統(tǒng)以及家庭自動(dòng)化集成系統(tǒng)。

發(fā)表于：3/18/2013

基于DDS芯片的相位相關(guān)雙通道信號(hào)源設(shè)計(jì)

采用直接數(shù)字頻率合成（DDS）芯片AD9854設(shè)計(jì)了一種任意相位相關(guān)雙通道信號(hào)源，利用FPGA可編程器件實(shí)現(xiàn)邏輯控制。該信號(hào)源可輸出兩路相干、同頻、相位差可設(shè)定的正弦信號(hào)。同時(shí)，利用DDS器件內(nèi)置的高速比較器及外圍信號(hào)調(diào)理電路，也可同時(shí)輸出三角波和方波信號(hào)。其輸出頻率范圍為0~150 MHz，頻率分辨率為1 μHz,相位調(diào)節(jié)分辨率可達(dá)0.022°。實(shí)測(cè)結(jié)果表明，該系統(tǒng)輸出信號(hào)頻率穩(wěn)定度高、相位差精確。

發(fā)表于：3/13/2013

適用于AVS的高性能整像素運(yùn)動(dòng)估計(jì)硬件設(shè)計(jì)

提出了一種適用于AVS的高性能整像素運(yùn)動(dòng)估計(jì)的硬件設(shè)計(jì)。該設(shè)計(jì)采用了二維內(nèi)置SAD加法樹(shù)計(jì)算陣列結(jié)構(gòu)，通過(guò)合理的安排片上存儲(chǔ)，極大地降低了I/O帶寬；運(yùn)用了加1電路選擇進(jìn)位加法器，進(jìn)一步縮小了結(jié)構(gòu)面積，提高了處理速度。實(shí)驗(yàn)表明，使用SMIC 0.18 μm CMOS工藝庫(kù)在250 MHz頻率下綜合，所提出的結(jié)構(gòu)只需102 K門，滿足對(duì)AVS高清視頻實(shí)時(shí)處理的要求。

發(fā)表于：3/13/2013

意法半導(dǎo)體（ST）28納米FD-SOI技術(shù)運(yùn)行速度達(dá)到3GHz

意法半導(dǎo)體（ST)宣布，其28納米FD-SOI技術(shù)平臺(tái)在測(cè)試中取得又一項(xiàng)重大階段性成功。繼去年12月公司宣布系統(tǒng)級(jí)芯片（SoC）集成電路成功投產(chǎn)后，意法半導(dǎo)體又宣布其法國(guó)Crolles工廠生產(chǎn)的應(yīng)用處理器引擎芯片工作頻率達(dá)到3GHz，在指定的工作頻率下新產(chǎn)品能效高于其它現(xiàn)有技術(shù)。

發(fā)表于：3/13/2013

中芯國(guó)際CEO邱慈云再次當(dāng)選GSA董事

中芯國(guó)際集成電路制造有限公司（“中芯國(guó)際”，紐交所代號(hào)：SMI，港交所股份代號(hào)：981），中國(guó)規(guī)模最大、技術(shù)最先進(jìn)的集成電路代工廠，今日宣布，其首席執(zhí)行官邱慈云博士再次當(dāng)選全球領(lǐng)先的半導(dǎo)體行業(yè)協(xié)會(huì)之一 -- 全球半導(dǎo)體聯(lián)盟（簡(jiǎn)稱“GSA”）董事。

發(fā)表于：3/13/2013

基于導(dǎo)航基帶芯片的UART的設(shè)計(jì)和仿真

設(shè)計(jì)了一款帶自動(dòng)波特率檢測(cè)且誤差較小的UART模塊，旨在獲得良好的通信功能。該模塊支持全雙工的串行數(shù)據(jù)傳輸和紅外通信功能，且支持DMA模式以減少CPU的占用時(shí)間。UART的發(fā)送和接收通道各有一個(gè)FIFO模塊。最后，利用Verilog語(yǔ)言的硬件實(shí)現(xiàn)方法在FPGA平臺(tái)上進(jìn)行了驗(yàn)證。

發(fā)表于：3/12/2013

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