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銀湖資本完成對(duì)Altera的51%股權(quán)收購(gòu)

北京時(shí)間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導(dǎo)者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對(duì) Altera 51% 股權(quán)的收購(gòu)，該股權(quán)原由英特爾公司持有。同時(shí)，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對(duì) Altera 未來良好發(fā)展充滿信心。

Xilinx推出業(yè)界首款“一體化 SmartNIC 平臺(tái)”

自適應(yīng)和智能計(jì)算的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc.，（NASDAQ: XLNX））今日宣布推出業(yè)界首款“一體化 SmartNIC 平臺(tái)”— Alveo? U25，真正在單顆器件上實(shí)現(xiàn)了網(wǎng)絡(luò)、存儲(chǔ)和計(jì)算加速功能的完美融合。

發(fā)表于：3/4/2020

基于FPGA的結(jié)構(gòu)改進(jìn)型(2，1，4)維特比譯碼器

在資源受限的處理器中實(shí)現(xiàn)高性能的Viterbi譯碼算法是近年來研究的熱點(diǎn)?；赬C6SLX16-2CSG324型FPGA處理器，在資源有限情況下，為兼顧Viterbi譯碼時(shí)延與資源消耗的問題，提出了一種結(jié)構(gòu)改進(jìn)算法。在傳統(tǒng)Viterbi譯碼算法基礎(chǔ)上，首先通過最大限度地預(yù)定義存儲(chǔ)路徑度量值的寄存器，達(dá)到控制路徑度量值的目的，其次采用步進(jìn)式幸存路徑信息存儲(chǔ)結(jié)構(gòu)，完成幸存路徑信息的存儲(chǔ)，簡(jiǎn)化譯碼器硬件實(shí)現(xiàn)復(fù)雜度，減小譯碼時(shí)延和資源消耗。通過ISE Design Suite 14.7平臺(tái)，對(duì)回溯深度為20、3 bit軟判決的(2，1，4)維比特譯碼器進(jìn)行了基于FPGA的驗(yàn)證，并結(jié)合MATLAB仿真進(jìn)行分析。結(jié)果表明，本方法能夠有效減小譯碼時(shí)延并降低資源消耗。

發(fā)表于：3/4/2020

基于FPGA加速的卷積神經(jīng)網(wǎng)絡(luò)識(shí)別系統(tǒng)

針對(duì)卷積神經(jīng)網(wǎng)絡(luò)(CNN)在通用CPU以及GPU平臺(tái)上推斷速度慢、功耗大的問題，采用FPGA平臺(tái)設(shè)計(jì)了并行化的卷積神經(jīng)網(wǎng)絡(luò)推斷系統(tǒng)。通過運(yùn)算資源重用、并行處理數(shù)據(jù)和流水線設(shè)計(jì)，并利用全連接層的稀疏性設(shè)計(jì)稀疏矩陣乘法器，大大提高運(yùn)算速度，減少資源的使用。系統(tǒng)測(cè)試使用ORL人臉數(shù)據(jù)庫(kù)，實(shí)驗(yàn)結(jié)果表明，在100 MHz工作頻率下，模型推斷性能分別是CPU的10.24倍，是GPU的3.08倍，是基準(zhǔn)版本的1.56倍，而功率還不到2 W。最終在模型壓縮了4倍的情況下，系統(tǒng)識(shí)別準(zhǔn)確率為95%。

發(fā)表于：2/28/2020

OPEN MIND 發(fā)布 hyperMILL®2020，效率更高工序更優(yōu)

2020.1 版本hyperMILL® CAD/CAM 套件現(xiàn)已上市。此軟件版本為 hyperMILL® 編程人員提供更多使用便利性。編程功能得到增強(qiáng)，也使加工更快速、更簡(jiǎn)單。新的 3D 和

發(fā)表于：2/18/2020

內(nèi)存條在工業(yè)控制計(jì)算機(jī)中有著什么作用

內(nèi)存是工業(yè)機(jī)箱中的主要部件，它是相對(duì)于外存而言的。我們平常使用的程序，如WindowsXP系統(tǒng)、還有Windows2008，打字軟件、游戲軟件等，一般都是安裝在硬盤等外存上的，但僅此是不能使用其功能的，必須把它們調(diào)入內(nèi)存中運(yùn)行，才能真正使用其功能，我們平時(shí)輸入一段文字，或玩一個(gè)游戲，其實(shí)都是在內(nèi)存中進(jìn)行的。通常我們把要永久保存的、大量的數(shù)據(jù)存儲(chǔ)在外存上，而把一些臨時(shí)的或少量的數(shù)據(jù)和程序放在內(nèi)存上。

發(fā)表于：2/12/2020

Microchip推出經(jīng)TÜV SÜD認(rèn)證的MPLAB®工具，簡(jiǎn)化功能安全要求

許多行業(yè)都需要進(jìn)行功能安全認(rèn)證，但認(rèn)證通常是一個(gè)耗時(shí)且昂貴的過程。認(rèn)證還需要對(duì)特定開發(fā)工具的使用進(jìn)行廣泛的論證，除非工具本身已經(jīng)通過權(quán)威功能安全專業(yè)機(jī)構(gòu)的認(rèn)證，比如位于德國(guó)慕尼黑的TÜV SÜD認(rèn)證機(jī)構(gòu)。Microchip Technology Inc.（美國(guó)微芯科技公司）近日宣布其MPLAB® XC編譯器已獲TÜV SÜD功能安全認(rèn)證，這將大大簡(jiǎn)化Microchip旗下PIC®、AVR®和SAM單片機(jī)（MCU）及dsPIC®數(shù)字信號(hào)控制器（DSC）的功能安全認(rèn)證流程。為進(jìn)一步簡(jiǎn)化測(cè)試和診斷流程，Microchip還推出了MPLAB代碼覆蓋許可證，新工具以一種對(duì)應(yīng)用程序影響最小的方式確定軟件各部分是否已經(jīng)進(jìn)行了測(cè)試。

發(fā)表于：2/3/2020

基于脈動(dòng)陣列的卷積計(jì)算模塊硬件設(shè)計(jì)

針對(duì)FPGA實(shí)現(xiàn)卷積神經(jīng)網(wǎng)絡(luò)中卷積計(jì)算的過程中，高并行度帶來長(zhǎng)廣播、多扇入/扇出的數(shù)據(jù)通路問題，采用脈動(dòng)陣列來實(shí)現(xiàn)卷積神經(jīng)網(wǎng)絡(luò)中卷積計(jì)算模塊，將權(quán)重固定到每個(gè)處理單元中，并按照輸入和輸出特征圖的維度來設(shè)置脈動(dòng)陣列的大小，最后通過Vivado高層次綜合實(shí)現(xiàn)卷積計(jì)算模塊的硬件設(shè)計(jì)。實(shí)驗(yàn)結(jié)果表明，本設(shè)計(jì)在實(shí)現(xiàn)1級(jí)流水化時(shí)序要求的同時(shí)，具有較低的資源占用和良好的擴(kuò)展性。

發(fā)表于：1/15/2020

中國(guó)半導(dǎo)體制造全景展示！2019中國(guó)63座晶圓制造廠最新情況跟蹤

根據(jù)芯思想研究院的統(tǒng)計(jì)，截止2019年底我國(guó)12英寸晶圓制造廠裝機(jī)產(chǎn)能約90萬片，較2018年增長(zhǎng)50%；8英寸晶圓制造廠裝機(jī)產(chǎn)能約100萬片，較2018年增長(zhǎng)10%；6英寸晶圓制造廠裝機(jī)產(chǎn)能約230萬片，較2018年增長(zhǎng)15%；5英寸晶圓制造廠裝機(jī)產(chǎn)能約80萬片，較2018年下降11%；4英寸晶圓制造廠裝機(jī)產(chǎn)能約260萬片，較2018年增長(zhǎng)30%；3英寸晶圓制造廠裝機(jī)產(chǎn)能約40萬片，較2018年下降20%。

發(fā)表于：1/6/2020

年終5G電子大展重磅來襲，快收下這份逛展秘笈！

一年一度的ELEXCON2019深圳國(guó)際電子展將協(xié)同IEE深圳國(guó)際嵌入式系統(tǒng)展、深圳國(guó)際物聯(lián)網(wǎng)與智慧未來展、EVAC深圳國(guó)際未來汽車及技術(shù)展盛大開幕，并引入全球巡回盛會(huì)IoT World中國(guó)站與5G China全球大會(huì)，奉上一場(chǎng)從元件到系統(tǒng)、從設(shè)計(jì)到制造的大灣區(qū)電子產(chǎn)業(yè)盛宴，以4.5萬m2展示面積、600+家參展廠商、預(yù)計(jì)70,000+觀展人次的姿態(tài)揚(yáng)帆起航！

發(fā)表于：12/18/2019

簡(jiǎn)析PLC工控系統(tǒng)設(shè)計(jì)過程中的注意要點(diǎn)

在現(xiàn)代化的工業(yè)生產(chǎn)設(shè)備中，有大量的數(shù)字量及模擬量的控制裝置，例如電機(jī)的起停，電磁閥的開閉，產(chǎn)品的計(jì)數(shù)，溫度、壓力、流量的設(shè)定與控制等，工業(yè)現(xiàn)場(chǎng)中的這些自動(dòng)控制問題，若采用可編程序控制器(PLC)來解決自動(dòng)控制問題已成為最有效的工具之一，本文敘述PLC控制系統(tǒng)設(shè)計(jì)時(shí)應(yīng)該注意的問題。

發(fā)表于：12/16/2019