頭條 中国科学院高精度光计算研究取得进展 1月11日消息，据《先进光子学》（Advanced Photonics）报道，在人工智能神经网络高速发展的背景下，大规模的矩阵运算与频繁的数据迭代给传统电子处理器带来了巨大压力。光电混合计算通过光学处理与电学处理的协同集成，展现出显著的计算性能，然而实际应用受限于训练与推理环节分离、离线权重更新等问题，造成信息熵劣化、计算精度下降，导致推理准确度低。 中国科学院半导体研究所提出了一种基于相位像素阵列的可编程光学处理单元（OPU），并结合李雅普诺夫稳定性理论实现了对OPU的灵活编程。在此基础上，团队构建了一种端到端闭环光电混合计算架构（ECA），通过硬件—算法协同设计，实现了训练与推理的全流程闭环优化，有效补偿了信息熵损失，打破了光计算中计算精度与准确度之间的强耦合关系。 最新資訊 基于ASIC+FPGA的IPv6路由器PoS接口设计 提出IPv6路由器PoS接口的设计原则，给出基于PMC公司的PM5380型8×155Mbit/s电路和Xilinx公司VIRTEX-II PRO型大规模可编程器件的155Mbit/s PoS接口硬件设计与实现方案，并对其中关键的FPGA设计技术做了描述。 發(fā)表于：2012/3/14 基于FPGA的HDLC转E1传输控制器的实现 通过对FPGA进行VHDL编程，实现了将速率为N×64Kbps (N=1~124)的HDLC数据按比特分接至M路(M=1~4)E1信道中传输,并充分利用E1奇帧的TS0时隙,为用户提供12Kbps的同步数据传输通道,而且允许各路E1有64ms的时延。本文设计的HDLC转E1传输控制器也可以作为其它协议转换器的一个过渡桥梁。例如可以将10Base-T的以太网信号，先经过以太网转HDLC协议控制器(如ADMtek公司生产的ADM6993芯片)，然后通过HDLC转E1传输控制器，从而实现了Ethernet over TDM的功能。 發(fā)表于：2012/3/14 利用SignalTap II逻辑分析仪调试FPGA 伴随着EDA工具的快速发展，一种新的调试工具Quartus II 中的SignalTap II 满足了FPGA开发中硬件调试的要求，它具有无干扰、便于升级、使用简单、价格低廉等特点。本文将介绍SignalTap II逻辑分析仪的主要特点和使用流程，并以一个实例介绍该分析仪具体的操作方法和步骤。 發(fā)表于：2012/3/14 FPGA在大幅面高速彩色喷绘机喷头接口中的应用 研究了基于FPGA的同步FIFO和移位寄存器，利用同步FIFO作为大幅面高速彩色喷绘机喷头与上位机之间数据传输以及接口数据传输的缓存模块。该设计在保证数据传输实时性的前提下，解决了喷头和上位机像素数据格式方向不一致的问题，并消除了部分数据冗余。 發(fā)表于：2012/3/13 直扩OQPSK系统载波跟踪的设计及FPGA实现 载波同步是无线通信系统中一个重要的实际问题，是基带信号处理的关键技术。导致载波频率及相位不确定性的主要因素有：一是频率源的漂移会引起载波频率的漂移；二是电波传输的时延会产生载波相位的偏移；三是多普勒频移，即在发射机和接收机产生相对移动时，会产生多普勒频移，从而导致载波频率的偏移；四是多径效应，即信号在传输过程中由于多路径(发射、折射1传播引起多径效应，从而带来载波频率和相位的延迟。 發(fā)表于：2012/3/12 基于IP集成的RS码+DQPSK系统设计 综上所述，基于IP系统集成的最大优点是：相对于纯软件方法：可以更好的解决速度、实时性和并行性问题，便于系统的开发。相对于纯硬件方法：有着灵活性和开发周期短的优势明显。测试方面：通过软件模拟和硬件仿真相结合的方法验证系统，有较强的综合性。 發(fā)表于：2012/3/12 基于FPGA的嵌入式智能管理系统 具体介绍了嵌入式系统智能管理方面的相关内容，建立了一种基于FPGA的嵌入式智能管理系统的框架结构。此外，分析并实现了系统各项基本的智能功能，这对提高系统整体性能有着很大的帮助。 發(fā)表于：2012/3/12 采用CPLD增强单片机P89C669外部设备扩展能力 目前的单片系统越来越复杂，扩展的外部设备也更多，如果能充分利用P89C669的丰富的线性地址资源，将能大大增强系统能力。在一个嵌入式系统开发中，笔者采用ALTERA公司的CPLD芯片EPM7032利用这款单片机的线性地址扩展了丰富的外部设备资源。 發(fā)表于：2012/3/10 基于FPGA的高阶QAM调制器的实现 多电平正交幅度调制MQAM(Multilevel QuadratureAmplitude Modulation)是一种振幅和相位相结合的高阶调制方式，具有较高的频带利用率和较好的功率利用率。 發(fā)表于：2012/3/9 基于CPLD的卷积码编解码器的设计 本文阐述了卷积码编解码器的工作原理，利用CPLD器件，设计出了（2，1，6）卷积码编解码器。本文作者创新点是利用了EDA技术中的MAX+PLUS2作为开发工具，将设计的电路图综合成网表文件写入其中，制成ASIC芯片，突出优点是可反复编程，集成度非常高，数据速率快，自顶向下设计，查找和修改错误方便，同时先仿真，正确后再下载测试并应用，因而具有较大的灵活性；根据本文提出的设计思路，可方便的设计其它卷积码编解码器，有广阔的应用前景。 發(fā)表于：2012/3/9 <…302303304305306307308309310311…>
