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基于组播通信的PBFT算法改进[通信与网络][通信网络]

PBFT算法存在通信复杂度高、性能受节点增加而下降等问题，引入组播通信应用于RPBFT（基于角色的拜占庭共识机制），提出了一种通信复杂度低、可以动态分配共识节点、不因节点数增加而性能下降的WRPBFT共识算法。WRPBFT将节点划分为共识节点和候选节点两类节点，动态地选取参与共识的共识节点进行组播通信。实验与分析表明，WRPBFT共识算法可以动态地实现节点的划分与选取，并且相较传统PBFT算法，WRPBFT算法具备更高吞吐量、更低的时延和更低的通信复杂度。

發(fā)表于：2023/2/28 下午3:59:00

基于PSO的恒力执行器PID型模糊控制器[其他][其他]

针对打磨机器人在打磨过程中对恒力控制精度和响应速度的要求，提出了一种基于粒子群优化算法的恒力执行器PID型模糊控制器。设计新型PID型模糊控制器，减少设计规则库数量；提出变权重综合型适应度函数，结合误差积分绝对值和控制信号积分绝对值优化PID型模糊控制器的综合性能，同时减小超调量与稳态误差；采用自适应惯性权重策略加快粒子群迭代速度，使用粒子群算法对PID型模糊控制的比例因子进行优化。仿真结果表明，经过粒子群优化的PID型模糊控制实现了打磨力的平稳输出，响应速度提升10%，调节时间缩短14%，系统无超调、无振荡，提高了打磨力的控制精度。

發(fā)表于：2023/2/28 下午3:53:00

芯片样品验证平台自适应和同步测试功能的设计与实现[测试测量][消费电子]

目前，芯片设计公司在对量产级的芯片进行样品验证时，传统的样品验证方法大多是基于芯片自身特点来设计相应的测试设备，然后通过测试夹具对芯片样品逐一测试，不同的芯片会设计不同的测试设备。提出了一种自适应且可同步测试的样品验证平台方案，既可以实现同时测试多颗芯片，也可以对不同接口的芯片进行测试；既可以进行可靠性实验测试，也可以进行其他功能的测试，大大节省了测试设备的维护成本，提高测试效率。

發(fā)表于：2023/2/28 下午3:45:00

一种框架类测角装置内环组件静平衡调试方法[其他][其他]

导引头位置标定系统是一种框架类测角装置，其内环组件的静平衡度直接决定产品性能的稳定。充分利用压力传感器的优势，通过HX711进行模数转换、数据采集，将采集的结果显示在液晶显示屏上，并对数据分析处理，设计了一款自动测量导引头位置标定系统内框架静平衡的装置。该装置通过内嵌的4个压力传感器，实现产品内框架在平衡刀架上放置时，若产品不平衡，由于重力的作用，内框架某一端会压在平衡装置上，通过显示压力值的大小，利用最小二乘法拟合，实现压力值与产品增减垫片厚度值的关系式，并验证关系式的一般性，实现一次计算即可实现某导引头位置标定系统内框架静平衡的准确调试。

發(fā)表于：2023/2/28 下午2:44:00

基于OCP的轻量级多主从跨时钟域片上总线设计[其他][其他]

开放芯核协议（Open Core Protocol，OCP）总线可被应用于将IP核功能与接口解耦，实现IP核的即插即用。针对OCP连接到异步时钟域时的同步问题，改进设计了轻量化的同步接口，在同步化控制信息的同时降低了跨时钟域缓存数据导致的硬件消耗。为解决点到点的OCP总线的扩展性不足的缺陷，将设计的跨时钟域OCP总线部署于共享总线互联的高级高性能总线（AMBA High-performance Bus，AHB），实现了多主从多时钟域传输。仿真和验证表明，设计的改进跨时钟域OCP-AHB总线可以正确传输数据，可用于其他工作的快速部署。

發(fā)表于：2023/2/28 下午1:42:00

基于RISC-V的AES密码加速引擎设计与验证[可编程逻辑][信息安全]

随着物联网技术的快速发展和物联网设备的广泛部署，信息安全问题日益凸显。密码是保障信息安全的关键核心技术，但传统的密码算法适配方案存在性能和灵活性难以兼顾的问题，提出了一种密码指令扩展方案在两者之间取得了很好的平衡。首先分析了AES算法的运算环节，结合蜂鸟E203处理器架构，提出了密码指令扩展和加速引擎设计方案；接着进行了软硬件实现，构建了RTL级仿真环境和FPGA板级验证环境；最后进行了实验验证和对比分析。实验结果表明，提出的方案在只增加接近2%的硬件资源的情况下可以取得约700%的加速比，具有较高的能效，可适用于在物联网等资源受限的场合。

發(fā)表于：2023/2/28 下午1:37:00

基于芯片封装的微系统模块PDN设计优化[电源技术][智能电网]

随着IC芯片的供电电源趋向低电压以及大电流，基于2.5D硅通孔技术（Through-Silicon-Via，TSV）、倒扣焊、高温共烧陶瓷（High Temperature Co-fired Ceramics，HTCC）、3D堆叠等的微系统模块的电源分配系统（Power Delivery Network，PDN）的设计越来越重要。芯片电流经过PDN互连产生输出噪声，这些互连必须提供一个较优低阻抗的信号返回路径，保持芯片焊盘间恒定的供电电压且维持在一个很小的容差范围内，通常在5%以内。基于芯片封装系统（Chip Package System， CPS），结合TSV硅基板、HTCC管壳、PCB三级协同对微系统模块PDN提出设计及优化方法，从直流设计、交流阻抗设计分别进行阐述，并运用芯片电源模型（Chip Power Model， CPM），结合时域分析实现了电源纹波PDN低阻抗设计。

發(fā)表于：2023/2/28 下午1:31:00

幅度校准功能的低附加相移数控衰减器[其他][其他]

提出了一种可用于Ka 波段相控阵系统的高精度低附加相移五位数控衰减器（Digital Controlled Attenuator，DCA）。该DCA采用了嵌入式开关的T型、简化T型和Π型三种衰减结构设计基本衰减单元，实现了15.5 dB的衰减动态范围和0.5 dB的最小衰减步进。幅度校准技术被用于信号通路中，可有效降低由工艺波动引起的衰减幅度误差增大问题，增强了电路设计的鲁棒性。同时，在T型和Π型衰减结构中采用电容补偿技术提高其高频衰减性能，实现低附加相移。基于65 nm CMOS工艺，对所提出的DCA进行了优化仿真、流片与测试验证。芯片核心尺寸为500 µm×150 µm。测试结果表明：在25～35 GHz频带范围内，参考态插入损耗为6.54～8.6 dB，32衰减态对应的输入/输出回波损耗优于-15 dB，幅度误差RMS和相位误差RMS分别为0.12～0.26 dB和1.02°～2.07°。

發(fā)表于：2023/2/28 下午1:23:00

多态性PCIE桥扩展芯片的设计和硅后验证[模拟设计][其他]

作为主流的总线协议，PCIE（Peripheral Component Interconnect Express）总线的应用场景越来越丰富，连接的外围设备也越来越多。而无论桌面还是嵌入式的通用处理器上，PCIE控制器数量有限，同时很多PCIE桥芯片的功能也很局限。为此设计出一款具备多态性的PCIE扩展桥芯片来扩展处理器PCIE处理能力。该芯片的多通路、高通量、多态性的属性有效弥补了传统处理器PCIE能力不足的缺点。方案通过硅后验证方法，确定了芯片的可行性和稳定性，方案也为后续具备更多通路和属性的PCIE扩展芯片提供了设计思路。

發(fā)表于：2023/2/28 上午11:53:00

机器人与LoRa的普铁接触网状态监测系统设计[人工智能][通信网络]

为提升普铁接触网检修作业时的安全性以及传输信息的抗干扰性，设计了一套基于人工智能机器人技术加LoRa通信技术的普铁接触网状态监测系统。该系统主要由在作业现场内具有验电、挂接地线与回流线功能的机器人作为数据采集装置和作业现场外对状态信息的传递、处理以及在终端实现可视化监测的模式构成。经过监测模拟测试，机器人数据采集抗干扰结果符合预期，同时LoRa网关与云服务器数据传输正常，PC端可实现监测状态信息可视化查看。

發(fā)表于：2023/2/28 上午11:44:00