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設計應用

一種新的ISM頻段低噪聲放大器設計方法

一種新的ISM頻段低噪聲放大器設計方法[模擬設計][通信網絡]

為解決ISM頻段低噪聲放大器降低失配與減小噪聲之間的矛盾，提出了一種改善放大器性能的設計方法。分析了單項參數的變化規(guī)律，提出了提高綜合性能的方法，給出了放大器封裝模型的電路結構。對射頻放大器SP模型和封裝模型進行仿真。仿真結果表明，輸入和輸出匹配網絡對放大器的性能有影響，所提出的設計方法能有效分配性能指標，為改善ISM頻段低噪聲放大器的性能提出了一種新的途徑。

發(fā)表于：2018/8/14 15:28:56

基于DDS的低通濾波器設計與仿真

基于DDS的低通濾波器設計與仿真[模擬設計][工業(yè)自動化]

分析了幾種經典濾波器特性，重點研究了DDS系統(tǒng)中低通濾波器的設計方法。根據DDS的結構特點和輸出雜散頻譜特性，結合濾波器技術指標使用了歸一化法完成了一個九階橢圓函數低通濾波器的設計，使其通帶截至頻率為120 MHz、通帶內最大衰減為0.2 dB、在135 MHz處阻帶內最小衰減為66 dB。通過Multisim10對其進行仿真后可以得出，使用此種方法設計的低通濾波器過渡帶陡峭、幅頻特性仿真良好，并且能夠很好地滿足預期的技術指標。

發(fā)表于：2018/8/14 15:18:51

基于FPGA的SDTV-HDTV轉換的研究與設計

基于FPGA的SDTV-HDTV轉換的研究與設計[可編程邏輯][通信網絡]

一種采用Altera CycloneⅢ FPGA將標準清晰度電視(SDTV)轉換成高清晰度電視(HDTV)的方法。用圖像插值技術，充分利用了原始圖像，實現視頻格式水平方向上行內像素點的增加及垂直方向上行數的提升，滿足高清晰度電視格式的標準輸出。整個上變換模塊的復雜度低，易于硬件實現，完成了專用格式轉換芯片的功能，在工程應用中有利于提高系統(tǒng)的集成度和靈活性。

發(fā)表于：2018/8/14 14:56:18

基于C8051F410的光電式引張線儀設計

基于C8051F410的光電式引張線儀設計[測試測量][工業(yè)自動化]

根據大壩變形監(jiān)測的實際需求，以C8051F410為硬件控制平臺，采用先進的CCD技術，設計了用于大壩水平位移監(jiān)測的具有高精度自動測量功能的引張線儀。重點闡述了檢測儀器的工作原理、硬件整體實現方案及軟件設計流程。測量結果表明該儀器具有很強的實用性。

發(fā)表于：2018/8/14 14:02:14

基于CompactPCI體系的高性能監(jiān)測測向處理平臺研究

基于CompactPCI體系的高性能監(jiān)測測向處理平臺研究[嵌入式技術][工業(yè)自動化]

提出一種新的高速并行采樣技術架構以及基于可編程芯片技術和支持靈活配置的并行處理嵌入式硬件架構。該平臺集多通道高速采集、大容量數據存儲、高性能DSP與大規(guī)模FPGA緊耦合實時處理等功能于一體，在綜合集成與應用方面具有創(chuàng)新性，能夠保障對多模式、多速率、多頻段信號分析在信號層上頻域的寬闊全覆蓋和時域的連續(xù)性，同時又因其硬件上提供了豐富的資源裕量，因而可以滿足信息層上對多種標準和協(xié)議分析的需求及應對其未來的演進。

發(fā)表于：2018/8/14 13:49:18

VIPVS加速7 nm工藝模擬版圖設計

VIPVS加速7 nm工藝模擬版圖設計[EDA與制造][工業(yè)自動化]

在格芯基于7 nm技術研發(fā)高速Serdes IP過程中，版圖設計的復雜度日益增加。其中復雜DRC(Design Rule Check)驗證和復雜MPT(Multi Patterning)方法為整個設計流程帶來新的挑戰(zhàn)。因此，一個能夠應對這些挑戰(zhàn)的版圖設計流程非常重要，尤其是對EDA工具新功能的應用，例如： Cadence Virtuoso Interactive Physical Verification System(VIPVS)工具。VIPVS能夠實現實時sign-off 規(guī)格的DRC 驗證，縮短版圖驗證迭代過程，為多重圖案上色提供高效的方法。介紹格芯高速Serdes 版圖團隊如何使用VIPVS(主要討論高效DRC驗證和多重圖案上色功能)進行基于格芯7 nm Finfet工藝的高速Serdes芯片版圖設計。

發(fā)表于：2018/8/14 11:53:00

基于VSDP-XcitePI的片上耦合干擾的快速驗證方法

基于VSDP-XcitePI的片上耦合干擾的快速驗證方法[嵌入式技術][工業(yè)自動化]

介紹了一種基于VSDP-XcitePI提取片上電源模型并仿真分析片上耦合干擾的快速驗證流程，使用XcitePI基于芯片版圖對Die上金屬層寄生快速準確地提取生成芯片級／宏模塊級的RLCK模型/S參數模型，對一款高性能混合信號前端芯片進行數字-模擬間干擾分析，將Die上電源網絡及指定關鍵信號的金屬層寄生模型帶入全鏈路聯(lián)合仿真，較好地復現了測試現象。所分析芯片面積為1.44 mm2，分析精度達到支撐10 μV級的變化量，分析帶寬超過5 GHz。此外，介紹了VSDP平臺對S參數模型的后處理方法，確保全鏈路仿真的收斂性和高效率。

發(fā)表于：2018/8/14 11:41:00

開槽圓環(huán)型無芯片射頻識別標簽結構的設計

開槽圓環(huán)型無芯片射頻識別標簽結構的設計[微波|射頻][安防電子]

設計分析了一種圓環(huán)開槽型的無芯片射頻識別RFID(Radio Frequency Identification)標簽。這種圓環(huán)開槽型結構具有高度的對稱性，無需考慮入射波的極化方式。對散射得到的時域信號進行極點的提取。根據極點與標簽結構的對應關系，主要極點提供了嵌入在標簽結構中的基本數據，通過主要極點來對標簽的結構進行識別。通過仿真分析可知，這種標簽結構可達到4 bit的編碼，可成為一種新型無芯片RFID標簽結構。

發(fā)表于：2018/8/13 17:04:00

TD-LTE系統(tǒng)小區(qū)搜索定時同步的改進算法

TD-LTE系統(tǒng)小區(qū)搜索定時同步的改進算法[通信與網絡][通信網絡]

通過對TD-LTE系統(tǒng)小區(qū)搜索定時同步的研究，結合Zadoff-Chu序列自身的特性，給出了一種基于SSS的定時同步算法，利用SSS信號的時域共軛對稱性正確地估計定時同步點。理論分析和仿真結果表明，該算法性能良好，復雜度低，在存在頻偏的情況下也能夠準確地估計SSS定時同步點的位置，較常規(guī)算法可靠性有了很大提高。

發(fā)表于：2018/8/13 17:01:00

基于信道性能的頻譜分配算法

基于信道性能的頻譜分配算法[通信與網絡][通信網絡]

頻譜分配是認知無線電的關鍵技術之一，各授權信道的可用概率與授權用戶的到達率以及次用戶業(yè)務量傳送時間有關,并且實際效益還與該信道的衰落因子相關。提出了基于以上信道性能的CSGC頻譜分配算法,該算法通過優(yōu)先分配相對信道利用率高、信道衰落小的信道，達到最大化實際總效益的目的。仿真結果表明,該算法是有效的。

發(fā)表于：2018/8/13 16:54:00

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