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智能水位標尺監(jiān)測系統(tǒng)的設計實現(xiàn)[測試測量][安防電子]

隨著目前深度學習的發(fā)展，通過視頻來監(jiān)測水位成為近年來的研究熱點，為了提高對城市河道、水庫等地水位高度檢測的準確性，提出了一種5G智能水位標尺監(jiān)測系統(tǒng)，主要介紹以星宸SSC338G為核心的硬件設計和一種基于YOLOv8n改進的水位監(jiān)測方法。首先用于識別水尺方位，再對水尺圖像進行灰度化和二值化處理，最后通過YOLOv8n識別水尺上的字符及刻度信息，分析計算水位數(shù)據(jù)。通過引入注意力機制EMA和更換損失函數(shù)Focal-EIoU，使得改進后的模型參數(shù)量減少了21%，模型大小減少了17%，浮點運算次數(shù)減少了21%。根據(jù)與人眼實際對比實驗，證明該模型精度符合要求，總體實現(xiàn)了智能水尺設計要求。

發(fā)表于：8/14/2025 1:53:00 PM

探索分布式仿真方法加速Chiplet系統(tǒng)級驗證[EDA與制造][工業(yè)自動化]

隨著人工智能（AI）和高性能計算領域?qū)π酒懔π枨蟮脑鲩L，Chiplet方案正日益受到行業(yè)重視。然而Multi-Die系統(tǒng)復雜性和規(guī)模的擴大導致仿真消耗服務器資源大、驗證交付周期延長等。為解決這些問題，分析了傳統(tǒng)的三步法和Socket驗證方法，重點探索了Cadence分布式仿真方案，基于某實際Chiplet項目將系統(tǒng)級仿真任務分解成多個子Die并行執(zhí)行的仿真實例，從服務器內(nèi)存、跨服務器通信延遲、同步時間精準調(diào)控、信號連接開始時間及信號連接數(shù)量等多個方面探索了分布式仿真提效的措施，實現(xiàn)了超大規(guī)模Chiplet系統(tǒng)級RTL仿真和回歸效率提升。

發(fā)表于：8/14/2025 1:44:00 PM

XR芯片系統(tǒng)的EMU全場景AVIP快速迭代驗證方案[EDA與制造][工業(yè)自動化]

隨著XR領域的不斷發(fā)展，市場對全功能和更高性能的復雜XR芯片系統(tǒng)需求越來越強烈。需求傳導到芯片設計環(huán)節(jié)，呈現(xiàn)出芯片規(guī)模和復雜度增加的態(tài)勢，給芯片驗證收斂帶來的挑戰(zhàn)也同時不斷增大。如何在投片前做到關鍵指標驗證收斂，是每個芯片工程師和項目經(jīng)理面對的難題。在XR芯片研發(fā)領域，為了解決這一難題，提出EMU全場景AVIP快速迭代驗證方案，其中EMU設備采用Cadence Palladium Z2，AVIP在Cadence VIP的基礎上，適配Palladium Z2 EMU環(huán)境，對接PCIe、MIPI、USB、UART等不同接口，并滿足仿真加速、數(shù)據(jù)比對等需求。通過在XR芯片系統(tǒng)中EMU全場景AVIP快速迭代驗證方案的應用，有效提升驗證收斂效率，為芯片的成功交付做到了有力支撐。

發(fā)表于：8/14/2025 1:35:00 PM

基于Cadence軟件平臺的分布式電源噪聲仿真方法研究[EDA與制造][工業(yè)自動化]

為了縮短采用PowerSI提取電源S參數(shù)的建模時間，提高芯片內(nèi)部功能模塊電源仿真的精度，進一步識別敏感區(qū)域電源噪聲，引入了一種基于封裝電源的分布式建模及電源噪聲實測點確定方法。用該方法研究了系統(tǒng)處理芯片內(nèi)部功能模塊的電源仿真，發(fā)現(xiàn)在時域電源仿真的噪聲中，同一數(shù)據(jù)流流經(jīng)功能近似的電源模塊產(chǎn)生的電源噪聲存在相似性。在此基礎上，建立電源分布式模型，將功能近似的電源模塊進行分組，并將分組后的封裝電源S 參數(shù)模型和die內(nèi)RC模型融入到電源時域噪聲仿真中，然后根據(jù)仿真結果確定封裝bump處敏感區(qū)域噪聲實測點的位置。通過仿測對比發(fā)現(xiàn)，在噪聲頻域主頻點對齊的條件下，噪聲時域的仿測誤差小于6%，驗證了所提分布式仿真方法的有效性。

發(fā)表于：8/14/2025 1:26:00 PM

基于Innovus COD的高效時鐘樹綜合方法及應用[EDA與制造][工業(yè)自動化]

基于Cadence Innovus 時鐘樹綜合與優(yōu)化引擎COD，提出了一種對于spec文件優(yōu)化精簡的方案（auto_spec flow），該方案省去了工具自動生成的spec中冗余的內(nèi)容，并根據(jù)各命令類型進行重新排序，方便用戶進行spec文件的閱讀與管理。此外auto_spec flow還考慮了時鐘樹綜合中常見的問題，如DFT時鐘對功能時鐘的影響，以及generated_clock對主時鐘的影響，分別添加了DFT時鐘處理腳本，以及generated_clock自動識別處理功能。實驗結果表明，auto_spec flow能夠有效地提升工作效率，縮短時鐘latency，提升時鐘質(zhì)量，并對芯片PPA的提升具有重要意義。

發(fā)表于：8/14/2025 1:16:00 PM

Voltus Insight AI 在高性能CPU核物理實現(xiàn)上的全流程應用[EDA與制造][工業(yè)自動化]

隨著高性能計算芯片設計向先進工藝節(jié)點演進，芯片集成度的飛躍式增長使得晶體管密度突破每平方毫米數(shù)億門級，導致電源分配網(wǎng)絡（PDN）的金屬線寬持續(xù)收窄，通孔電阻呈非線性上升，加上高密度邏輯單元在吉赫茲級時鐘頻率下的同步翻轉(zhuǎn)行為，顯著加劇了電壓降（IR Drop）風險?；贑adence Voltus Insight AI feature，提出了一種針對高性能CPU核的物理實現(xiàn)的全流程電壓降優(yōu)化方案，通過整合AI驅(qū)動的IR感知布局（IR-Aware Placement）、電源網(wǎng)絡加強（reinforce_pg）及Watch Box修復技術，能夠動態(tài)預測電源網(wǎng)格的電流分布熱點，對高功耗邏輯單元進行擺放優(yōu)化，實現(xiàn)IR 熱點區(qū)域的提前預防和高效修復。結果表明，在相同條件下，不僅能節(jié)約時間，提高效率，電壓降修復率也從過去的66%顯著提升至96%，同時避免了時序（Timing）與設計規(guī)則（DRC）的惡化。

發(fā)表于：8/13/2025 5:17:00 PM

Virtuoso Schematic Migration在模擬電路遷移中的應用[EDA與制造][工業(yè)自動化]

設計在不同工藝節(jié)點之間的遷移是每位IC設計師都非常關注的熱點問題。為了幫助IC設計師解決這一問題，Cadence攜手全球各大晶圓代工廠，開發(fā)出新的技術，以高效地將電路圖遷移到新的節(jié)點，并使用更新的分析工具來確保獲得最佳結果。Virtuoso Schematic Migration（VSM）是Virtuoso Studio IC23.1中基于Schematic XL的一個先進的電路遷移平臺。可以幫助工程師快速地將自己的設計在不同工藝間進行遷移，以大幅度縮減電路設計周期，提高研發(fā)效率。該工具不僅支持多個library之前的協(xié)同遷移，同時也支持電路頂層的hierarchy遷移，在不同晶圓廠商工藝間遷移時也能自動解決器件pin錯位的問題。

發(fā)表于：8/13/2025 5:09:00 PM

使用SpectreX-GPU加速大規(guī)模高精度模擬電路的仿真驗證[EDA與制造][工業(yè)自動化]

隨著半導體先進工藝的發(fā)展，集成電路規(guī)模、復雜度不斷增加，給電路仿真驗證帶來了極大的挑戰(zhàn)。利用SpectreX-GPU加速電路仿真，極大地提升了先進工藝大規(guī)模高精度復雜電路的仿真驗證效率，突破了該類設計的仿真驗證瓶頸。SpectreX-GPU是Cadence Spectre平臺一款新的全精度SPICE仿真引擎，將傳統(tǒng)的基于CPU的電路仿真工具拓展至更大算力的CPU-GPU異構計算中，結合了GPU強大的并行計算能力與CPU的復雜運算能力，實現(xiàn)兩種計算能力之間的高效調(diào)度和平衡，同時保持SpectreX仿真器的準確性。針對本公司不同類型的實際電路，利用SpectreX-GPU 仿真引擎和GPU進行仿真，與基于CPU的SpectreX相比，在不影響仿真精度的前提下，顯著縮短了仿真時間，提高了驗證效率和覆蓋范圍，幫助工程師在保證設計質(zhì)量的前提下進一步縮短設計周期。

發(fā)表于：8/13/2025 5:00:00 PM

片上網(wǎng)絡相關技術研究綜述[模擬設計][通信網(wǎng)絡]

隨著集成電路技術向納米尺度深入發(fā)展，片上網(wǎng)絡（Network-on-Chip，NoC）作為解決多核系統(tǒng)通信瓶頸的關鍵技術，受到廣泛關注?；谧钚卵芯砍晒?，探討了影響NoC發(fā)展的幾個方面關鍵問題，包括拓撲結構、路由算法、交換機制和服務質(zhì)量等方面的典型技術和最新進展。研究表明，當前一些新興技術顯著提升了NoC的性能，如降低通信延遲、提升吞吐量、優(yōu)化功耗控制及提高資源利用率等。盡管如此，仍面臨集成難度高、流量管理難等諸多挑戰(zhàn)。最后，總結了NoC技術的現(xiàn)存問題，并探討了未來發(fā)展趨勢。

發(fā)表于：8/13/2025 4:50:00 PM

勘探開發(fā)數(shù)據(jù)標準展示工具的設計與實現(xiàn)[其他][其他]

立足于勘探開發(fā)數(shù)據(jù)標準的業(yè)務特性及其應用場景，設計了一款數(shù)據(jù)標準展示工具,并基于Spring Boot開發(fā)框架和Vue框架分別實現(xiàn)后端和前端的工具開發(fā)工作。該工具具備多項功能，包括數(shù)據(jù)標準規(guī)范文檔的分冊展示、勘探開發(fā)業(yè)務流程展示，以及勘探開發(fā)業(yè)務數(shù)據(jù)標準規(guī)范和主數(shù)據(jù)標準規(guī)范的可視化呈現(xiàn)。用戶通過該工具，可按照不同的業(yè)務層級、業(yè)務活動、數(shù)據(jù)集及其相互之間的關聯(lián)關系進行直觀的圖形化瀏覽和查看。結合勘探開發(fā)業(yè)務特點和業(yè)務流程，通過數(shù)據(jù)標準的可視化展示，該工具極大地增強了數(shù)據(jù)標準的共享性和可理解性，從而促進了數(shù)據(jù)標準在企業(yè)內(nèi)部的有效溝通和應用，為勘探開發(fā)數(shù)據(jù)治理工作提供了堅實的基礎，助力勘探開發(fā)數(shù)據(jù)管理整體效率和質(zhì)量的提升，同時為數(shù)據(jù)驅(qū)動決策和業(yè)務優(yōu)化提供了有力支持。

發(fā)表于：7/29/2025 4:33:51 PM