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從RTL到GDS的功耗優(yōu)化全流程

功耗作為大型SoC芯片的性能功耗面積(PPA)三要素之一，已經(jīng)變得越來越重要。尤其是當(dāng)主流設(shè)計(jì)平臺(tái)已經(jīng)發(fā)展到了7 nm以下。AI芯片一般會(huì)有多個(gè)核心并行執(zhí)行高性能計(jì)算任務(wù)。這種行為會(huì)產(chǎn)生巨大的功耗。因此在AI芯片的設(shè)計(jì)過程中，功耗優(yōu)化變得尤為重要。利用一個(gè)典型的功耗用例波形或者一組波形，可以從RTL進(jìn)來開始功耗優(yōu)化?；镜姆绞绞墙柚鶭oules-replay實(shí)現(xiàn)基于RTL波形產(chǎn)生相對(duì)應(yīng)的網(wǎng)表波形。在Genus的syn-gen、syn-map、syn-opt三個(gè)綜合階段，都可以加入Joules-replay，并且產(chǎn)生和綜合網(wǎng)表相對(duì)應(yīng)的波形，用于Innovus PR階段進(jìn)一步地進(jìn)行功耗優(yōu)化。在Innovus中實(shí)現(xiàn)Place和Routing也分為3個(gè)階段：place_opt、cts_opt和route_opt。同樣每一步都可以引入Joules-replay來生成功耗優(yōu)化所需的網(wǎng)表波形。最終在Tempus timing signoff的環(huán)境中，再次引入波形進(jìn)行功耗優(yōu)化?；谏厦娴囊幌盗懈鱾€(gè)節(jié)點(diǎn)的精確功耗優(yōu)化該設(shè)計(jì)可以獲得10%以上的功耗節(jié)省。此時(shí)再結(jié)合multi-bit技術(shù)，最終可以獲得21%的功耗節(jié)省。

發(fā)表于：8/9/2022