頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。 最新資訊 Xilinx與生態(tài)伙伴啟動(dòng)All Programmable抽象化計(jì)劃 助力更多設(shè)計(jì)人員并將生產(chǎn)力提升高達(dá)15倍 All Programmable FPGA、SoC和3D IC的全球領(lǐng)先供應(yīng)商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布啟動(dòng)All Programmable抽象化計(jì)劃，幫助硬件設(shè)計(jì)人員提高生產(chǎn)力并力助系統(tǒng)及軟件開發(fā)人員直接利用All Programmable FPGA、SoC和3D IC。 發(fā)表于：9/11/2013 基于FPGA和DVI視頻接收器設(shè)計(jì) 給出了一個(gè)符合DVI1.0規(guī)范的基于FPGA的視頻接收器的實(shí)現(xiàn)方法,該方法利用FPGA內(nèi)置的PLL和IODELAY模塊實(shí)現(xiàn)時(shí)鐘恢復(fù)和相位調(diào)整,可節(jié)約數(shù)字時(shí)鐘管理模塊(DCM)； 利用FPGA內(nèi)置的ISERDES和DDR實(shí)現(xiàn)串/并轉(zhuǎn)換，并用邏輯來實(shí)現(xiàn)字對(duì)齊，利用FIFO來實(shí)現(xiàn)通道對(duì)齊;最后經(jīng)過解碼，輸出視頻信號(hào)。與采用專用視頻接口接收芯片相比，其充分利用FPGA自身的資源，提高了系統(tǒng)集成度，減少了資源消耗。 發(fā)表于：9/6/2013 Altera的FPGA與Micron混合內(nèi)存立方實(shí)現(xiàn)互操作，共同引領(lǐng)業(yè)界 Altera公司(NASDAQ: ALTR)和Micron技術(shù)有限公司(NASDAQ: MU) (“Micron”)今天宣布，雙方聯(lián)合成功展示了Altera Stratix® V FPGA和Micron混合內(nèi)存立方 (Hybrid Memory Cube, 簡稱HMC)的互操作性。采用這一成功的技術(shù)，系統(tǒng)設(shè)計(jì)人員能夠在下一代通信和高性能計(jì)算設(shè)計(jì)中充分發(fā)揮FPGA和SoC的HMC優(yōu)勢(shì)。這一展示表明了Altera的10代系列產(chǎn)品對(duì)HMC產(chǎn)品的支持進(jìn)行了早期驗(yàn)證，能夠及時(shí)將產(chǎn)品推向市場(chǎng)，包括Stratix 10以及Arria 10 FPGA和SoC。 發(fā)表于：9/5/2013 在Zynq上用MIG擴(kuò)展內(nèi)存(1)-XPS 硬件平臺(tái)：ZC706開發(fā)板軟件工具：XPS&SDK14.4MIG(MemoryInterfaceGenerator)的基本配置：AXI接口:200MHz,32bitMemory接口:800MHz,64bitStep1:創(chuàng)建工程啟動(dòng)XPS14. 發(fā)表于：9/3/2013 在Zynq上用MIG擴(kuò)展內(nèi)存(2)-Vivado篇 硬件平臺(tái)：ZC706開發(fā)板軟件工具：Vivado2013.2Step1:創(chuàng)建工程啟動(dòng)Vivado2013.2,創(chuàng)建一個(gè)新的工程zc706_mig。選中Createprojectsubdirectory。選擇RTLProject 發(fā)表于：9/2/2013 Xilinx Vivado HLS中Floating-Point（浮點(diǎn)）設(shè)計(jì)編碼風(fēng)格與技巧 XilinxVivadoHLS中Floating-Point（浮點(diǎn)）設(shè)計(jì)編碼風(fēng)格與技巧GeorgeWang(王宏強(qiáng))–XilinxDSPSpecialist盡管通常Fixed-Point（定點(diǎn)）比Floating-Point（浮點(diǎn)）算法的FPGA實(shí)現(xiàn)要更快，且面積更高效， 發(fā)表于：9/2/2013 專家秘笈大放送：Vivado HLS中指針作為top函數(shù)參數(shù)的處理 HarvestGuo:xilinx指針作為C語言精華，對(duì)于軟件設(shè)計(jì)者比較好理解，但是在xilinxvivadoHLS高級(jí)語言綜合的設(shè)計(jì)中，由于其綜合后對(duì)應(yīng)的硬件元素難以用軟件的概念解釋，常 發(fā)表于：9/2/2013 Xilinx與NI在NIWeek 2013為LocalGrid頒發(fā)All Programmable創(chuàng)新獎(jiǎng) All Programmable FPGA、SoC和3D IC的全球領(lǐng)先供應(yīng)商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）與美國國家儀器公司(NASDAQ: NATI) 今天聯(lián)合宣布，LocalGrid Technologies和多倫多水電系統(tǒng)有限公司(Toronto Hydro)榮膺All Programmable創(chuàng)新獎(jiǎng)，并由賽靈思公司在德克薩斯州奧斯汀NIWeek 2013大會(huì)的“圖像系統(tǒng)設(shè)計(jì)成就獎(jiǎng)”頒獎(jiǎng)儀式上為這兩家公司頒獎(jiǎng)。 發(fā)表于：9/2/2013 如何將MicroBlaze輸入時(shí)鐘從差分時(shí)鐘改為單輸入 如何將MicroBlaze輸入時(shí)鐘從差分時(shí)鐘改為單端時(shí)鐘。感謝Ricky的幫忙。帶圖片的版本，請(qǐng)下載附件。第一步，創(chuàng)建一個(gè)工程第二步，刪除clock_generator.第三步，刪除時(shí)鐘 發(fā)表于：8/31/2013 ChinaAET 2013“賽靈思FPGA”主題季博客大賽 由Avnet和Digilent共同開發(fā)的國內(nèi)首個(gè)基于Xilinx Zynq?-7000擴(kuò)展式處理平臺(tái)（EPP）的開發(fā)套件ZedBoard終于橫空出世，給高性能系統(tǒng)設(shè)計(jì)帶來了福音，讓設(shè)計(jì)者不再被芯片性能束縛。ChinaAET特聯(lián)合Avnet公司為該開發(fā)套件提供測(cè)評(píng)！ 發(fā)表于：8/30/2013 ?…226227228229230231232233234235…?
