頭條 中国科学院高精度光计算研究取得进展 1月11日消息，据《先进光子学》（Advanced Photonics）报道，在人工智能神经网络高速发展的背景下，大规模的矩阵运算与频繁的数据迭代给传统电子处理器带来了巨大压力。光电混合计算通过光学处理与电学处理的协同集成，展现出显著的计算性能，然而实际应用受限于训练与推理环节分离、离线权重更新等问题，造成信息熵劣化、计算精度下降，导致推理准确度低。 中国科学院半导体研究所提出了一种基于相位像素阵列的可编程光学处理单元（OPU），并结合李雅普诺夫稳定性理论实现了对OPU的灵活编程。在此基础上，团队构建了一种端到端闭环光电混合计算架构（ECA），通过硬件—算法协同设计，实现了训练与推理的全流程闭环优化，有效补偿了信息熵损失，打破了光计算中计算精度与准确度之间的强耦合关系。 最新資訊 三星成功流片全球第一颗20nm工艺试验芯片 三星电子日前宣布，已经成功实现了20nm工艺试验芯片的流片，这也是迄今为止业内最先进的半导体制造工艺。 發(fā)表于：2011/7/14 基于DSP+FPGA的光栅地震检波器的信号处理 设计的光栅地震检波器充分结合了FPGA的强大控制功能和DSP高速运算处理功能，实现了信号的同步采集、高倍细分和实时复现。减少了单一处理器的负荷，提高了系统的速度和稳定性，为光栅震动信号处理提出了一个新思路。由于硬件双口RAM接口时序复杂，成本高也会给系统带来不稳定性，因此本文在FPGA中设计了一软RAM。对于振动信号幅值的计算则是在对整周期的莫尔条纹进行计数的同时，利用软件细分法实时地计算出非整周期的莫尔条纹信号所代表的小数值，并实时将二者相加后乘以莫尔条纹当量(每个莫尔条纹所代表的位移量)，即可得到信号的实时振动幅值。 發(fā)表于：2011/7/14 基于Andes Core的ESL解决方案——AndESLive 近年来，IC 设计正在向电子系统级(ESL，electronic system level)解决方案发展。多 家 EDA 公司以及 IP 供应商都推出了各自的 ESL 开发工具。晶心科技(Andes technology) 是亚洲首家完全自主知识产权 32 位嵌入式处理器 IP 核（即 Andes core）的供应商与系 统芯片开发平台的设计公司。晶心科技为基于 Andes core 进行 SoC 设计和开发的客户提供了一套完整的 ESL 解决方案－AndESLive。本文将介绍 AndESLive 这套 ESL 开发工具是如何帮助客户快速确定符合市场需求的最佳体系结构，并实现软硬件并行工作以缩 减开发周期的目的。 發(fā)表于：2011/7/14 中芯国际争夺战：CEO王宁国递交辞呈 中芯国际在董事长江上舟辞世后的一个多星期以来，出现了有史以来最大的动荡。伴随着现任CEO王宁国在例行董事会意外落选执行董事一职，中芯国际大股东大唐电信与其他海外股东间对控制权的争夺浮出水面。而且，斗争很快蔓延至公司内部，形成了以CEO王宁国和COO杨士宁为主的两派博弈。 發(fā)表于：2011/7/14 基于循环前缀的同步算法及FPGA实现 本文要讨论的基于ML(最大似然估计)时频同步算法是vande Beek等人提出来的，这是一个利用CP所携带的信息完成定时同步和载波同步的最大似然估计算法。它利用OFDM系统循环冗佘扩展的循环前缀携带的信息进行同步估计，避免了基于导频码的同步估计带来的频率和功率资源的浪费。 發(fā)表于：2011/7/14 基于FPGA的嵌入式以太网与Matlab通信系统设计 本文研究了TCP／IP通信协议在Xilinx公司FPGA上的实现，介绍了其软硬件的系统组成及原理，通过建立一个例子加以说明和应用这个设计平台，证明了此平台设计可行性，并且完成了FPGA与Matlab的通信，为数据的实时显示及实时控制提供了很好的平台和设计方法，本设计也完成了CPU软核设计的实现，其功能可根据需要进行定制，非常灵活，不但引入了软核处理器和嵌入式操作系统Xilkernel，而且应用了Lw-IP_300b栈，使用大量的IP核，这样大大降低了系统平台的复杂度，缩短了开发的周期，其软硬件部分的设计分离的设计架构，使得整个系统修改和重构更加方便，真正实现了所谓的片上系统。而本设计采用Matlab接收数据，并且可利用其强大的数据采集、处理、仿真、实时动态显示的功能来更好完成数据分析研究。 發(fā)表于：2011/7/14 基于SCA规范下FPGA的硬件抽象层设计 软件无线电(Software Radio)是指用软件定义的、能实现多种功能的无线电通讯系统，其核心思想是构造一个具有开放性、标准化、模块化的通用硬件平台，以将各种功能(如工作频段、调制解调类型 發(fā)表于：2011/7/14 基于FPGA的NAND Flash ECC校验 本文将ECC校验算法通过硬件编程语言VHDL在AheraQuanusⅡ7．0开发环境下进行了后仿真测试，实现了NANDFlash的ECC校验功能。本程序可实现每256Byte数据生成3ByteECC校验数据，且通过与原始ECC数据对比，能够保证检测出1bit的错误及其出错位置，进一步结合对此错误的纠正，可应用于NANDFlash读写控制器的FPGA设计，实现对数据的ECC校验，确保数据准备有效地传输。经硬件实验结果反馈，该算法硬件适应性良好。 發(fā)表于：2011/7/14 用低成本FPGA实现低延迟变化的CPRI 无线TEM（电信设备制造商）正受到布署基站架构的压力，这就是用更小体积、更低功耗、更低制造成本来建立，部署和运营。达到此目的的关键策略是从基站中分离出RF接收器和功率放大器，用它们来直接驱动各自的天线。这称为射频拉远技术(RRH)。通过基于SERDES的公共无线接口(CPRI)将基带数据传回到基站。本文主要阐述特定的低延迟变化的设计思想，在低成本FPGA上利用嵌入式SERDES收发器和CPRI IP（知识产权）核实现。 發(fā)表于：2011/7/14 基于FPGA的自适应波束形成算法实现 1引言在雷达及声纳信号处理系统中，波束形成算法通常采用DSP软件编程实现，控制逻辑电路采用CPLD来完成，这种方法具有软件编程灵活、功能易于扩展的优点，但对于实时性能要求很高的系统，如雷达、声纳探测和 發(fā)表于：2011/7/14 <…378379380381382383384385386387…>
