頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發(fā)的現場可編程門陣列（FPGA）使工程師能夠將具有自定義邏輯的比特流下載到臺式編程器中立即運行，而無需等待數周才能從晶圓廠返回芯片。如果出現錯誤或問題，設備可以在那里重新編程。 最新資訊 別人的博士生涯！CycleGAN作者朱俊彥獲SIGGRAPH杰出博士論文獎 據國外媒體 Quantamagazine 報道，來自 UT Austin，剛剛年滿 18 歲的 Ewin Tang 最近證明了經典算法能以和量子計算機相近的速度解決推薦問題。該結果淘汰了量子加速的最佳案例之一。這位天才少年的驚人成就已在社交網絡中引發(fā)了激烈的討論。 發(fā)表于：8/3/2018 觀點 | 文因互聯 CEO 鮑捷：確保搞砸人工智能項目的十種方法 鮑捷博士于5月10日在將門創(chuàng)投的線上 talk 中盤點了人工智能項目的大坑小坑，選出了看上去非常反常識的十個經典坑。 發(fā)表于：8/3/2018 專訪 | CVPR PAMI青年研究員獎得主Andreas Geiger：自動駕駛中的計算機視覺 在今年 6 月召開的 CVPR2018 上，德國圖賓根大學及馬克斯·普朗克研究所（MPI）自動視覺組負責人 Andreas Geiger 教授摘得了 PAMI Young Researcher Award，該獎項頒發(fā)給 7 年內獲得博士學位且早期研究極為有潛力的研究人員。 發(fā)表于：8/3/2018 一種機載高分辨率圖像實時壓縮系統(tǒng)的設計 為解決機載高分辨率圖像的實時壓縮問題，提出了一個基于FPGA+PowerPC的高分辨率圖像實時壓縮系統(tǒng)的設計方案。本系統(tǒng)主控采用PowerPC 處理器，壓縮芯片采用ADV202，用FPGA實現圖像數據流程中各個環(huán)節(jié)控制，最終輸出數據為高性能的靜止圖像壓縮標準JPEG2000格式。 發(fā)表于：8/3/2018 基于FPGA的圖像處理電路的設計與實現 以FPGA為平臺，設計了灰階變化、圖像壓縮、邊緣檢測等圖像處理電路。與傳統(tǒng)的設計方法相比較，本設計不僅具有FPGA電路特有的開發(fā)周期短、設計效率高、擴展性和升級性良好、設計靈活等特點，而且由于系統(tǒng)采用硬件電路實現，因此在圖像處理的速度上具有明顯的優(yōu)勢。 發(fā)表于：8/3/2018 基于FPGA的語音識別前端算法研究實現 通過分布式語音識別DSR的研究，提出了基于FPGA平臺的前端處理系統(tǒng)結構。對其中兩個除法器分別采用了LUT查找表和常數除法器的結構。用VerilogHDL語言進行建模仿真，并與Matlab的建模結果進行了對比。結果表明，與之前的方法相比，系統(tǒng)能夠在較短的時鐘周期內計算出LPCC系數，節(jié)省了大量的運算時間和一定的面積。 發(fā)表于：8/3/2018 一種基于SoPC技術的煤礦井下電纜故障定位片上系統(tǒng) 提出以脈沖電源作用下的故障相與健全相的電流差為測量信號，運用小波變換對其作多尺度分解，并利用SoPC技術構建的煤礦井下電纜故障定位片上系統(tǒng)。系統(tǒng)具有具有體積小、成本低、靈敏度高、擴展容易、易于操作等優(yōu)點，在不同程度上解決了目前煤礦井下電纜故障測定方法存在的問題。 發(fā)表于：8/3/2018 三菱plc編碼器測速原理 三菱PLC英文名又稱：Mitsubishi Programmable Logic Controller，是三菱電機在大連生產的主力產品。 它采用一類可編程的存儲器，用于其內部存儲程序，執(zhí)行邏輯運算、順序控制、定時、計數與算術操作等面向用戶的指令，并通過數字或模擬式輸入/輸出控制各種類型的機械或生產過程。三菱PLC在中國市場常見的有以下型號： FR-FX1N FR-FX1S FR-FX2N FR-FX3U FR-FX2NC FR-A FR-Q）。 發(fā)表于：8/3/2018 CRT電磁泄漏機理分析與視頻相關干擾的防護研究 分析了CRT電磁泄露的機理，設計了基于FPGA 的計算機防視頻信息泄漏硬件系統(tǒng)， 運用MAXPLUS II 軟件對系統(tǒng)程序進行了綜合及仿真，并給出了仿真結果。 發(fā)表于：8/2/2018 基于FPGA的CompactPCI Express通信接口模塊設計研究與實現 通信接口模塊用于擴展CompactPCI Express總線工業(yè)控制計算機系統(tǒng)的通信接口。模塊采用FPGA固核實現PCI Express接口，并且在FPGA內部實現各種總線接口的IP核，使電路設計高度集成化。在電路設計過程中通過仿真保證了高速串行電路的信號完整性。模塊已經投入使用，在應用過程中性能穩(wěn)定 發(fā)表于：8/2/2018 ?…949596979899100101102103…?
