3月9日消息，據(jù)韓媒ZDNet報道，在人工智能（AI）熱潮之下，高帶寬內存（HBM）已經成為支撐全球AI基礎設施的最核心零組件。為爭奪最新的HBM市場的主導權，SK海力士與三星電子之間的競爭正日益激烈。

報道稱，SK海力士正積極尋求HBM封裝技術的重大變革，其已擬定了一套性能大幅躍升的秘密對策，目的是在不進行大規(guī)模制程轉換的前提下，大幅強化HBM的穩(wěn)定性與整體性能，目前該項新技術正處于密集的驗證階段。

具體來說，在即將量產的HBM4規(guī)格中，產品將直接從12層堆疊起步，展現(xiàn)了極高的技術門檻。而為搶占市場先機，SK海力士目前已經啟動了HBM4的首批量產作業(yè)。由于HBM4從生產到交貨的時間大約需要6個月，這代表了SK海力士此舉是為了在主要客戶英偉達(NVIDIA) 正式完成品質測試之前，采取先發(fā)制人的量產策略。

然而，要達到最高性能并非易事。業(yè)界此前一直對SK海力士HBM4的性能與穩(wěn)定性下降抱有疑慮，主要原因在于英偉達對HBM4提出了極高的規(guī)格要求，包括：單個引腳傳輸速度（Pin Speed）高達11.7Gbps，遠遠超出了該產品原先設定的8Gbps標準，這導致開發(fā)難度呈現(xiàn)指數(shù)級的攀升。

事實上，在結合AI加速器進行的2.5D封裝測試過程中，SK海力士的HBM4確實在挑戰(zhàn)最高性能時曾遭遇了瓶頸，直到2026年初仍持續(xù)對部分電路進行改善，這也使得業(yè)界預估的大規(guī)模量產（Ramp-up）時程被迫稍微延后。

盡管如此，業(yè)界普遍認為SK海力士在供應英偉達HBM4方面出現(xiàn)重大波折的可能性極低。這主要歸因于當前供應鏈的現(xiàn)實狀況。如果英偉達堅守極端的高規(guī)格要求，恐將嚴重限制其在2026年下半年推出最新型AI加速器“Rubin”的供應量。

另一方面，目前在HBM4領域獲得領先的三星電子（三星首批HBM4正式出貨），考量其良率及1c DRAM的投資現(xiàn)況，短期內亦難以大幅擴張供應量。因此，市場指出，英偉達極有可能將初期采購的HBM4性能條件放寬至10Gbps。

盡管供貨無虞，但正如半導體市場人士所言，HBM供應鏈不僅看重速度，更需要綜合考量良率與供應鏈的穩(wěn)定性，因此SK海力士將占據(jù)最大供應比例的預測依然有效。但為了達到最高效能，技術上的改善工作必須持續(xù)并行，這是一個不容安于現(xiàn)狀的時刻。

市場專家指出，限制HBM4效能提升的最大癥結點在于“輸入/輸出（I/O）”數(shù)量的迅速擴張。在這一技術難題上，SK海力士面臨著比競爭對手更嚴苛的條件。相較于三星電子，SK海力士采用的是前一代的1b（第五代10nm級）DRAM。同時，其底層邏輯裸片采用的是臺積電（TSMC）的12nm制程，這與三星電子（采用自家晶圓代工的4nm制程）相比，在電路整合度上較低。這些因素都使得SK海力士在面對I/O數(shù)量增加所帶來的副作用時，顯得更為脆弱。

為了突破上述的物理與性能極限，SK海力士正將目光投向全新的封裝工法，并計劃將其應用于HBM4及未來的下一代產品中。這項被視為“秘密武器”的新技術，其核心策略主要聚焦于兩大方向，包括提升核心裸片（Core Die）厚度，以及縮減DRAM間的間距（Gap）。

首先，在DRAM厚度的處理上，為了符合HBM4封裝高度必須控制在775微米（Micrometer）以下的嚴格規(guī)范，業(yè)界傳統(tǒng)做法是采用薄化制程（Thinning），將DRAM的背面大幅減薄。然而，過度削薄的DRAM不僅會導致芯片性能不可逆的衰退，更會使其對外部物理沖擊的抵抗力大幅下降，極易受損。為了解決此痛點，SK海力士計劃反其道而行，將部分上層DRAM的厚度增加，以此來從根本上強化HBM4的物理結構穩(wěn)定性。

其次，為了在增加DRAM厚度的同時，確保整體的封裝高度不會超出標準限制，SK海力士必須進一步壓縮各層DRAM之間的間距。這項縮減間距的工法不僅解決了高度限制，更帶來了意想不到的雙重效益。當DRAM層與層之間的距離拉近后，數(shù)據(jù)傳輸?shù)穆窂娇s短，訊號傳遞速度將顯著提升；同時，從底層邏輯裸片將電力輸送至DRAM最頂層所需的能量耗損也隨之減少，大幅優(yōu)化了整體的電力效率（Power Efficiency）。

事實上，這項創(chuàng)新技術的成敗關鍵，完全取決于“操作難度”。當DRAM層之間的間隙被極度壓縮后，要在這微小的縫隙中穩(wěn)定且均勻地注入MUF（Molded Underfill，模制底部填充劑）材料，將變得極度困難。 MUF在封裝結構中扮演著保護DRAM以及絕緣體的關鍵角色，如果在涂布過程中發(fā)生不均勻，或是內部產生了空洞（Void），將會直接導致芯片報廢，嚴重打擊產品良率。

針對這項最棘手的挑戰(zhàn)，SK海力士已經成功研發(fā)出能夠完美克服此問題的全新封裝技術。雖然SK海力士目前并未對外公開該技術的具體細節(jié)，但其核心優(yōu)勢在于：能夠在不進行大規(guī)模制程轉換、也不需要添購龐大新設備的情況下，以穩(wěn)定且高良率的方式成功縮減DRAM間距。據(jù)了解，近期SK海力士內部進行的相關測試結果呈現(xiàn)出非常正面的數(shù)據(jù)，為該技術的量產注入了一劑強心針。

一旦SK海力士能夠迅速將這項新封裝技術推進至商業(yè)化量產階段，預期將能在HBM4以及未來的次世代記憶體產品中，極為有效地縮減DRAM間距并提升整體效能。當然，任何新技術在實際導入大規(guī)模量產時，仍有可能面臨不可預期的困難與波折。

熟知此技術發(fā)展的市場權威人士對此表示，SK海力士為了突破現(xiàn)有HBM架構的物理極限，所精心設計的這套全新封裝工法，目前正處于非?；钴S的驗證階段。這項技術最大的戰(zhàn)略價值在于，它允許企業(yè)在無需投入大量資本進行設備更新的條件下，實質性地改善HBM的核心效能。未來一旦成功商業(yè)化并投入市場，其對整個半導體產業(yè)鏈所產生的顛覆性效應與波及影響，絕對不容小覷。