123,123,123

設(shè)計(jì)應(yīng)用

基于背景字典构造的稀疏表示高光谱目标检测

基于背景字典构造的稀疏表示高光谱目标检测[其他][其他]

针对现有基于稀疏表示的目标检测算法采用同心双窗口构建背景字典的过程中，目标像元将会对背景字典产生干扰的问题，提出基于背景字典构造的稀疏表示高光谱目标检测算法。该算法将高光谱图像分解成低秩背景和稀疏目标，引入目标字典作为稀疏目标的先验信息，更好地分离目标和背景，构建纯净背景字典。通过在4个公开高光谱图像数据集上仿真分析，证明所提出的算法具有出色的检测性能。

發(fā)表于：2022/1/7 上午11:47:00

微流程的建模与分析

微流程的建模与分析[其他][其他]

业务流程管理技术是组织实施信息系统的重要使能技术。为确保微流程能正常运行，提出了一种建模与分析微流程的方法。首先，该方法以Petri网为形式化基础，对微流程以及微流程间的同步组合和异步组合进行建模。其次，基于Petri网的分析技术，该方法对组合微流程进行了合理性分析。实验结果表明，该方法能建模微流程，并检测出组合微流程中因同步交互或异步交互错误引起的死锁。

發(fā)表于：2022/1/7 上午11:42:00

IEEE 802.11e EDCA协议吞吐率性能分析模型

IEEE 802.11e EDCA协议吞吐率性能分析模型[其他][其他]

对IEEE 802.11e增强的分布式控制接入协议进行了详细分析，对比分布式协调功能DCF与增强的分布式控制接入EDCA之间的差别，提出了一种四维马尔科夫链模型，该模型将饱和条件情况和非饱和条件情况进行统一。该模型不仅考虑了退避计时器冻结状态、发送冲突状态、最大重传次数，还充分考虑了不同接入优先级流的内部冲突和TXOP传输。相比于二维马尔科夫链模型，该模型可以准确预测EDCA中不同优先级接入流的吞吐率。最后利用仿真软件，验证了饱和条件下该模型的正确性。

發(fā)表于：2022/1/7 上午11:38:00

跨社交网络的同一用户识别算法

跨社交网络的同一用户识别算法[其他][其他]

针对跨社交网络的同一用户识别问题，提出了一种综合用户兴趣、写作风格和档案属性的识别方法。通过在这3种不同的特征维度下分别判定用户关系，然后综合判定结果，提高同一用户识别准确性。其中，用户兴趣分为静态兴趣和动态兴趣，静态兴趣采用TextRank算法从用户背景信息中提取，动态兴趣则利用主题模型从用户发表的文本内容中挖掘出随时间变化的兴趣点。对于用户写作风格则通过One-Class SVM算法进行识别，最后利用信息熵赋权法比较用户档案属性相似度。实验结果表明，与传统机器学习算法相比，所提算法精确率、召回率均有所提升。

發(fā)表于：2022/1/7 上午11:34:00

基于LVDS传输可靠性优化设计

基于LVDS传输可靠性优化设计[其他][其他]

针对LVDS传输初始化建链过程中出现的首帧丢失和干扰导致的误建链问题，对链路传输机理及稳定性进行分析，并从硬件与软件两方面进行优化。软件上采取识别帧头和发送训练帧的方法，改善建链过程；硬件上选用性能更好的隔离芯片，优化差分端阻抗，减小干扰对数据传输的影响。经多次试验证明，优化后的链路可实现480 Mb/s速率下的可靠传输，该优化设计对提高LVDS链路传输稳定性和减少误码方面具有很好的参考价值。

發(fā)表于：2022/1/7 上午11:29:00

纯电动智能汽车制动防抱死系统控制逻辑研究

纯电动智能汽车制动防抱死系统控制逻辑研究[其他][汽车电子]

线控制动技术(Brake-by-Wire)是纯电动智能汽车的关键技术之一。为了提高智能驾驶汽车制动的安全稳定性，需要针对一款纯电动智能汽车的制动防抱死系统控制逻辑进行研究。在该方案实施前，设置合理的逻辑门限值，通过Stateflow进行仿真实验。基于Simulink搭建了8自由度的车辆动力学模型，对弯道制动工况进行仿真，通过控制车辆的横摆力矩实现车辆的差动控制。通过仿真实验，验证了提出的制动防抱死系统控制逻辑的合理性，对后续的线控制动系统的研发具有指导意义。

發(fā)表于：2022/1/7 上午11:25:00

一种基于130 nm CMOS工艺的K波段上/下双向混频器

一种基于130 nm CMOS工艺的K波段上/下双向混频器[其他][其他]

基于130 nm RF CMOS工艺，提出了一种可实现上/下双向变频功能的K波段有源混频器。当收发机工作于接收模式时，双向混频器执行下变频功能，将低噪放大器放大后的射频信号转换为中频信号；当收发机工作于发射模式时，双向混频器则实现上变频功能，将输入的基带信号转换为射频信号并输出至功率放大器。后仿真结果表明，在0 dBm的本振驱动下，混频器工作于上变频模式时的转换增益、噪声系数、输出1 dB压缩点在23~25 GHz范围内分别为-1.1~-0.4 dB、12.9~3.3 dB、-8.2 dBm@24 GHz；工作于下变频工作模式时的转换增益、噪声系数、输入1 dB压缩点在23~25 GHz范围内分别为2.4~3.4 dB、15.2~15.6 dB、-3.6 dBm@24 GHz。混频器芯片面积为0.6 mm2；在1.5 V供电电压下，消耗功率12 mW。

發(fā)表于：2022/1/7 上午11:21:00

适用于Sigma-Delta ADC的多抽取率数字滤波器设计

适用于Sigma-Delta ADC的多抽取率数字滤波器设计[其他][其他]

采用标准0.18 μm工艺，设计了一种能改变抽取率并且适应不同信号带宽的应用于Sigma-Delta模数转换器的数字抽取滤波器。该滤波器采用多级抽取，由级联积分梳状滤波器、补偿滤波器和半带滤波器组成。实现的数字滤波器抽取率可以在64、128、256、512中变化，并且补偿滤波器和半带滤波器的带宽可调整。滤波器版图尺寸0.6 mm×0.6 mm。在1.98 V工作电压下，最大总功耗约为2 mW，最高信噪比达到110.5 dB。当补偿滤波器和半带滤波器的通带截止频率根据带宽选择从最高降到最低时，可分别节省56%和39%的功耗；当滤波器功耗降至最小69.63 μW时，所能处理的带宽为390.6 Hz，信噪比为107.8 dB。

發(fā)表于：2022/1/7 上午11:16:00

基于FPGA的SiP原型验证平台设计

基于FPGA的SiP原型验证平台设计[模拟设计][其他]

随着嵌入式系统小型化和模拟数字/数字模拟转换器(ADC/DAC)性能需求的日益增长，如何在减小系统体积和功耗的前提下，提高ADC/DAC信号传输的可靠性，增加功能可配置性和信号处理可重构性，成为一大难题。为此，设计了一款基于FPGA的系统级封装(SiP)原型验证平台，该SiP基于ADC+SoC+DAC架构，片上系统(SoC)内部以PowerPC470为处理器，集成了多种通用外设接口和可重构算法单元。

發(fā)表于：2022/1/7 上午10:55:00

HDLC数据帧并行搜帧解封装模块的设计与验证

HDLC数据帧并行搜帧解封装模块的设计与验证[模拟设计][其他]

HDLC信号链路是国际标准化组织(ISO)制定的高级数据链路的控制规程(High Level Data Link Control，HDLC)。遵循HDLC标准数据链路层规范，采用硬件描述语言Verilog HDL实现了一种基于并行结构的HDLC搜帧解封装电路，并采用System Verilog技术搭建验证平台，随机生成HDLC数据帧来验证设计正确性。使用Modelsim软件仿真波形，在仿真过程中，对于净荷区数据长度为10个字节的HDLC数据帧，解码器电路工作完成需要16个时钟周期，兼顾了处理速度和灵活性。使用QuartusII软件综合，在Altera CycloneV器件上，电路使用了8块自适应逻辑模块ALM，24个寄存器，35个引脚。

發(fā)表于：2022/1/7 上午10:43:00

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