頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。 最新資訊 FPGA教學(xué)——用FPGA來給FPGA EDA加速？ 眾所周知，目前的FPGA EDA設(shè)計軟件大都運行在x86的CPU上，而在很多領(lǐng)域，F(xiàn)PGA加速器又可以作為CPU的協(xié)處理器進(jìn)行計算加速。那么，F(xiàn)PGA本身是否可以用來對FPGA EDA，比如綜合、布局、布線的過程進(jìn)行加速呢？ 發(fā)表于：9/2/2022 教學(xué)——Vivado 常見Warning問題解決方法說明 Vivado 常見Warning問題解決方法說明 發(fā)表于：9/2/2022 FPGA教學(xué)——?基于Verilog的DDS波形發(fā)生器的分析與實現(xiàn)（三角波、正弦波） 基于Verilog的DDS波形發(fā)生器的分析與實現(xiàn)（三角波、正弦波） 最近學(xué)習(xí)了一下關(guān)于DDS的相關(guān)知識，本篇概要記錄一下自己的理解與實現(xiàn)。 發(fā)表于：9/2/2022 教學(xué)：單片機狀態(tài)機編程詳解 玩單片機還可以，各個外設(shè)也都會驅(qū)動，但是如果讓你完整的寫一套代碼時，卻無邏輯與框架可言。這說明編程還處于比較低的水平，你需要學(xué)會一種好的編程框架或者一種編程思想！比如模塊化編程、狀態(tài)機編程、分層思想等，相關(guān)推薦：分享兩種單片機編程思想。 發(fā)表于：8/31/2022 FPGA教學(xué)——FPGA和ASIC有何區(qū)別 FPGA（Field Programmable Gate Array），即現(xiàn)場可編程門陣列，是一種硬件可重構(gòu)的體系結(jié)構(gòu)。它是在可編程陣列邏輯 PAL（Programmable Array Logic）、門陣列邏輯 GAL（Gate Array Logic）、可編程邏輯器件 PLD（Programmable Logic Device）等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了全定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 發(fā)表于：8/31/2022 FPGA教學(xué)——FPGA實現(xiàn)DS18B20溫度采集 第八例啦，本例將介紹如何通過FPGA采集DS18B20傳感器的溫度值。 發(fā)表于：8/31/2022 入門：可編程邏輯電路—版圖驗證工具的作用 版圖驗證工具的作用是檢查版圖是否滿足設(shè)計規(guī)則、電氣規(guī)則、版圖與電路圖是否一致等，對于降低設(shè)計失敗的風(fēng)險具有重要作用。 發(fā)表于：8/30/2022 教學(xué)：FPGA學(xué)習(xí)-總結(jié)fifo設(shè)計中深度H的計算 對于fifo來說，H的設(shè)置至關(guān)重要。既要保證功能性，不溢出丟數(shù)，也要保證性能流水。深度設(shè)置過小會影響功能，過大又浪費資源。因此，總結(jié)下fifo設(shè)計中深度H的計算。 發(fā)表于：8/30/2022 教學(xué)：verilog基礎(chǔ)之規(guī)范化參數(shù)定義parameter parameter經(jīng)常用于定義數(shù)據(jù)位寬，定義時間延遲，在模塊和實例引用時，可以通過參數(shù)傳遞，改變被引用的模塊。因此我們盡量把所有的可能變動的參數(shù)設(shè)置在頂層，一眼明了，方便日后維護(hù)。 發(fā)表于：8/30/2022 FPGA學(xué)習(xí)——FIFO深度H的計算 對于fifo來說，H的設(shè)置至關(guān)重要。既要保證功能性，不溢出丟數(shù)，也要保證性能流水。深度設(shè)置過小會影響功能，過大又浪費資源。因此，總結(jié)下fifo設(shè)計中深度H的計算。 發(fā)表于：8/29/2022 ?…14151617181920212223…?
