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基于磁-热耦合的扬声器温度场仿真研究[其他][其他]

动圈扬声器在大信号驱动时因音圈发热严重，会出现音圈断路、短路和脱胶等热损坏问题，进而导致扬声器单元损坏。通过建立一款动圈扬声器单元的三维有限元模型，进行了基于多物理场耦合的大信号驱动下的扬声器单元稳态温度场与应力场仿真，并通过试验对仿真结果进行了验证。结果表明：在恒压功放的作用下，扬声器单元整体温度随音圈电流频率增大出现先增大后减小的现象，扬声器单元的温度在额定阻抗点处达到峰值，等效应力集中在音圈骨架与定心支片、振膜连接处，会因为高温引发热故障；同时分析了音圈出现热损坏时对扬声器单元暂态温度场的影响。该结果可为动圈扬声器的温度监测和失效分析提供参考。

發(fā)表于：2023/8/25 下午3:53:31

一种多教师模型知识蒸馏深度神经网络模型压缩算法[人工智能][通信网络]

为了能将庞大的深度学习模型压缩后部署到算力和存储能力有限的设备中时尽可能减小精度损失，对知识蒸馏模型压缩方法进行研究，提出了一种改进后带筛选的多教师模型知识蒸馏压缩算法。利用多教师模型的集成优势，以各教师模型的预测交叉熵为筛选的量化标准筛选出表现更好的教师模型对学生进行指导，并让学生模型从教师模型的特征层开始提取信息，同时让表现更好的教师模型在指导中更具有话语权。在CIFAR100数据集上的VGG13等分类模型实验结果表明，与其他压缩算法相比在最终得到的学生模型大小相同的情况下，精度上有着更好的表现。

發(fā)表于：2023/8/25 下午3:48:51

复杂环境下轻量化口罩佩戴检测算法研究[其他][医疗电子]

针对目前YOLOv4算法巨大的运算量难以满足实时性要求高的口罩佩戴检测系统，提出了一种轻量化检测算法（Light-YOLOv4）。将融合ECA注意力机制的GhostNet网络替换YOLOv4的主干网络减少参数量；借鉴空洞卷积和SPPF提出了ASPPFCSPC结构有效增大感受野；针对目标过于密集而产生重叠问题，增加了RepBox损失函数，使不同目标的预测框相互远离从而减少漏检。实验表明，Light-YOLOv4算法mAP为94.2%，FPS为46.3帧，模型大小为95 MB，相较于YOLOv4的mAP值仅降低了1.1%，检测速率提高了51.8%，参数量减少了70.0%，模型大小减少了61.1%，对低性能检测设备很友好。

發(fā)表于：2023/8/25 下午3:41:38

基于PKS体系的终端功能场景验证方法研究[通信与网络][信创产业]

目前国产终端正逐渐成为中国终端市场的主流，而基于PKS（飞腾Phytium+麒麟Kylin+安全Security）体系的终端产品作为国产主力军，承担着更重要的使命，迫切需要加快优化的速度，满足国内各行业用户群体日益增长的需求。在功能单点验证方法的基础上从用户的角度出发，预测用户功能使用场景，创新性地提出了基于PKS体系的终端功能场景验证方法，通过对比分析两种方法对3种国产终端的验证数据，证明功能场景验证方法发现问题的效率和价值都比传统的功能单点验证方法更优，能促进国产终端的持续优化，为国产终端验证体系提供新的思路。

發(fā)表于：2023/8/25 下午3:38:00

一种基于Quantus-reduce加速模拟仿真验证分析的解决方案[电子元件][其他]

随着半导体技术的进步，芯片的设计规模不断扩大，这使得电路设计需要考虑的寄生效应更加复杂，电路的后仿真工作也变得更加繁重。介绍了如何应用Cadence公司的寄生抽取工具Quantus进行post-layout寄生抽取，利用Quantus的Standalone Reduction （简称Qreduce）功能对后仿网表进行精简，以达到缩减网表的规模，提高仿真速度的目的。Cadence的Qreduce功能是通过数学的运算，将RC网络进行等效运算，以减少节点，从而达到缩减网表的规模，但同时保证了不会对精度造成比较大的损失。从后仿网表的缩减程度、仿真精度的影响、仿真速度以及内存消耗等方面进行论述，给出关键对比指标。

發(fā)表于：2023/8/25 下午3:34:13

使用Xcelium Machine Learning技术加速验证覆盖率收敛[电子元件][消费电子]

随着设计越来越复杂，受约束的随机化验证方法已成为验证的主流方法。一般地，验证激励做到不违反spec描述条件下尽量随机，这样验证能跑到的空间才更充分。但是，这给功能覆盖率收敛带来极大挑战，为解决这一难题，Cadence率先推出了仿真器的机器学习功能——Xcelium Machine Learning，采用机器学习技术让功能覆盖率快速收敛，大大提高验证仿真效率。介绍了Xcelium Machine Learning的使用流程，并给出在相同模拟（simulation）验证环境下应用Machine Learning前后情况对比。最后Machine Learning在模拟（simulation）验证中的应用前景进行了展望。

發(fā)表于：2023/8/25 下午3:30:08

基于Cadence Integrity 3D-IC的异构集成封装系统级LVS检查[电子元件][消费电子]

随着硅工艺尺寸发展到单纳米水平，摩尔定律的延续越来越困难。2D Flip-Chip、2.5D、3D等异构集成的先进封装解决方案将继续满足小型化、高性能、低成本的市场需求，成为延续摩尔定律的主要方向。但它也提出了新的挑战，特别是对于系统级的LVS检查。采用Cadence Integrity 3D-IC平台工具，针对不同类型的先进封装，进行了系统级LVS检查验证，充分验证了该工具的有效性和实用性，保证了异构集成封装系统解决方案的可靠性。

發(fā)表于：2023/8/25 下午3:17:20

Concurrent Multi-die Optimization物理实现方案的应用[电子元件][其他]

随着芯片制造工艺不断接近物理极限，使用多die堆叠的3DIC Chiplets设计已经成为延续摩尔定律的最佳途径之一。Integrity 3D-IC平台将设计规划、物理实现和系统分析统一集成于单个管理界面中，为3D设计提供了系统完善的解决方案。其中传统的die-by-die流程在3D结构建立后分别对两个die进行2D物理实现，同时工具也开发了多die协同（concurrent multidie）的物理实现流程，并行式进行多颗die的布局布线。此工作在实际项目中，使用Cadence Integrity 3D-IC 工具，针对性地建立concurrent multidie的流程，将两颗die在同一个设计中实现并行摆放、3D结构单元（Hybrid Bonding bump）的位置优化、时钟树综合和绕线。协同优化的3D物理实现方案相比于die-by-die方案在设计整体结果上有更好的表现。

發(fā)表于：2023/8/25 下午3:00:10

DDR5仿真精度研究及在内存升级中的应用[电子元件][消费电子]

使用Cadence公司的SystemSI对DDR信号通道进行整体仿真，同时，借助一博科技自研的Interposer夹具进行测试，经过多次的仿真测试拟合，所介绍的DDR仿真测试方法可以达到较高的精度。随着对内存带宽的需求不断提升，作为当前主流的DDR4局限性日益明显，通过具体案例说明了DDR5信号完整性提升的具体技术，并通过仿真对比，展示了DDR5在内存升级过程中的优势。

發(fā)表于：2023/8/25 下午2:56:43

基于FCM flow的小规模数字电路芯片测试[测试测量][消费电子]

随着芯片工艺的不断演进，数字芯片的规模急剧增加，测试成本进一步增加。目前先进的DFT技术已应用于大规模SoC芯片的测试，包括扫描路径设计、JTAG、ATPG（自动测试向量生成）等。但对于一些小规模集成电路，插入扫描链等测试电路会增加芯片面积并增加额外的功耗。对于这种芯片，功能case生成的pattern可用于检测制造缺陷和故障。因此，需要一些方法来验证覆盖率是否达到了目标。Verisium manager工具依靠Xcelium的故障仿真引擎和Jasper功能安全验证应用程序（FSV）可以解决这个问题。它为 ATE（自动测试设备）pattern的覆盖率分析提供了一个新的思路。

發(fā)表于：2023/8/25 下午2:51:00