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基于Laplacian算法的水下偏振圖像復(fù)原[嵌入式技術(shù)][工業(yè)自動(dòng)化]

為了解決船舶航行過程中水下圖像質(zhì)量退化的問題，開展了基于偏振成像的圖像對(duì)比度提高技術(shù)和圖像增強(qiáng)算法的研究。該技術(shù)中提出了基于偏振信息將不同角度的融合圖像分解為多尺度的金字塔圖像序列，通過高斯卷積和Laplacian Pyramid算法進(jìn)行圖像融合，結(jié)合權(quán)重融合系數(shù)算法實(shí)現(xiàn)對(duì)偏振圖像的細(xì)節(jié)特征增強(qiáng)處理；并與小波變換圖像融合算法進(jìn)行對(duì)比，可以得出該算法明顯改善了水下圖像的SNR值和SSIM值。實(shí)驗(yàn)表明，該水下偏振系統(tǒng)在衰減系數(shù)為2.1的海水環(huán)境中，水下成像距離達(dá)到6 m，能清晰識(shí)別水中物體及其特征識(shí)別，且系統(tǒng)運(yùn)行穩(wěn)定。

發(fā)表于：2019/9/18 5:46:00

基于指紋量化的改進(jìn)加權(quán)質(zhì)心定位算法[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

針對(duì)室內(nèi)人員定位信號(hào)存在干擾大、定位精度低的問題，提出一種基于指紋量化的改進(jìn)加權(quán)質(zhì)心定位算法。該算法在ZigBee通信環(huán)境下采集實(shí)際測(cè)量值建立指紋數(shù)據(jù)庫，在量化域內(nèi)根據(jù)未知節(jié)點(diǎn)接收到的RSSI值進(jìn)行量化，獲得量化距離及量化RSSI值，將量化距離以及產(chǎn)生的量化誤差作為權(quán)值參數(shù)，進(jìn)一步利用改進(jìn)的交集三角形加權(quán)質(zhì)心算法對(duì)未知節(jié)點(diǎn)進(jìn)行定位。實(shí)驗(yàn)結(jié)果表明，該算法可以有效避免因信號(hào)衰減嚴(yán)重而造成的理論誤差問題，提高了定位精度。

發(fā)表于：2019/9/17 13:36:00

基于YunSDR-Y450的BRNs網(wǎng)絡(luò)路由協(xié)議實(shí)現(xiàn)[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

阻繼網(wǎng)絡(luò)(Barrage Relay Networks，BRNs)是針對(duì)戰(zhàn)術(shù)互聯(lián)網(wǎng)提出的一種多跳自組織的新型網(wǎng)絡(luò)路由協(xié)議。該協(xié)議利用無線網(wǎng)絡(luò)的廣播特性實(shí)現(xiàn)路由與數(shù)據(jù)傳輸，具有低開銷、低時(shí)延和高魯棒性的特點(diǎn)，可適應(yīng)復(fù)雜多變的網(wǎng)絡(luò)環(huán)境?；赮unSDR-Y450射頻通信硬件完成了路由協(xié)議開發(fā)與測(cè)試。該實(shí)現(xiàn)方案以時(shí)分多址技術(shù)與自主協(xié)同技術(shù)為前提，通過傳輸路由控制消息（請(qǐng)求與回復(fù)）完成受控?cái)r截區(qū)域的建立。節(jié)點(diǎn)對(duì)路由控制消息中的關(guān)鍵值進(jìn)行處理，再判定本地在受控?cái)r截區(qū)域中的傳輸屬性，從而完成路由過程。消息在受控?cái)r截區(qū)域中可以進(jìn)行快速傳輸，其時(shí)延主要依賴物理傳輸速度。

發(fā)表于：2019/9/17 11:10:00

旋轉(zhuǎn)環(huán)境下基于FPGA的多通道數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)[可編程邏輯][工業(yè)自動(dòng)化]

為了滿足某大型旋轉(zhuǎn)機(jī)械設(shè)備在監(jiān)測(cè)過程中實(shí)時(shí)性高精度多通道的采集需求，提出了一種基于FPGA的多通道振動(dòng)信號(hào)采集檢測(cè)系統(tǒng)的設(shè)計(jì)方案。系統(tǒng)采用主/從式FPGA架構(gòu)，在強(qiáng)噪聲環(huán)境下實(shí)現(xiàn)了采樣頻率為100 kHz的128通道并行實(shí)時(shí)數(shù)據(jù)采集功能。然后通過設(shè)計(jì)一種參數(shù)可調(diào)的隨機(jī)共振信號(hào)檢測(cè)系統(tǒng)，提高了信號(hào)信噪比，增強(qiáng)了系統(tǒng)在旋轉(zhuǎn)環(huán)境下檢測(cè)的準(zhǔn)確性。經(jīng)測(cè)試驗(yàn)證，該系統(tǒng)具有良好的實(shí)時(shí)性、穩(wěn)定性和有效性。

發(fā)表于：2019/9/16 9:25:00

基于SPCB的處理器直連低延時(shí)PCS的設(shè)計(jì)實(shí)現(xiàn)[通信與網(wǎng)絡(luò)][其他]

SERDES(串行解串)技術(shù)因其傳輸速率高、抗干擾能力強(qiáng)等優(yōu)點(diǎn)已成為主流的高速接口物理層規(guī)范。但由于上層PCS（物理編碼子層）需設(shè)置彈性緩沖、編解碼等功能，導(dǎo)致系統(tǒng)傳輸延時(shí)較高，無法直接應(yīng)用于處理器直連等延遲敏感應(yīng)用領(lǐng)域。介紹了一種基于同源相位補(bǔ)償緩沖(Synchronous Phase Compensation Buffer，SPCB)的PCS架構(gòu)的設(shè)計(jì)實(shí)現(xiàn)，可應(yīng)用于延時(shí)敏感的SERDES接口傳輸系統(tǒng)。該架構(gòu)具有高吞吐率和超低延時(shí)的特點(diǎn)，通過定制的SPCB，單通道32 Gb/s時(shí)，發(fā)送與接收通路傳輸延時(shí)為10 ns左右，約為業(yè)界典型PCS方案的一半，達(dá)到Intel與AMD并行CPU直連接口（QPI和HT）的延時(shí)水平。該P(yáng)CS架構(gòu)可通過28 nm/16 nm/7 nm工藝物理實(shí)現(xiàn)，已應(yīng)用于多款國(guó)產(chǎn)處理器直連接口。

發(fā)表于：2019/9/15 17:35:00

基于FPGA的便攜式多路高精度采集系統(tǒng)設(shè)計(jì)[可編程邏輯][工業(yè)自動(dòng)化]

為滿足對(duì)旋翼槳葉表面多測(cè)點(diǎn)靈敏氣壓傳感器信號(hào)的高速、并行、高精度數(shù)據(jù)采集，同時(shí)具備程控增益放大、抗混疊濾波等功能，設(shè)計(jì)了一種以FPGA作為核心控制單元的便攜式多路高精度前置采集系統(tǒng)。待測(cè)信號(hào)先由信號(hào)調(diào)理和濾波模塊處理，以提升信號(hào)質(zhì)量，然后經(jīng)過ADC采樣模塊采集，最后通過SPI總線將采集數(shù)據(jù)實(shí)時(shí)傳送至主控板卡分析處理，實(shí)現(xiàn)多路信號(hào)同步高精度采集。測(cè)試結(jié)果表明，該系統(tǒng)性能穩(wěn)定，在干擾較大的環(huán)境下，小信號(hào)采集幅度精度達(dá)0.1%，無雜散動(dòng)態(tài)范圍達(dá)60 dBc。系統(tǒng)采用便攜化設(shè)計(jì)，體積小，成本低，擴(kuò)展性強(qiáng)，具有很好的應(yīng)用價(jià)值。

發(fā)表于：2019/9/12 14:30:00

高速PCB電路電源完整性仿真分析[電源技術(shù)][其他]

針對(duì)日益復(fù)雜的高速印制電路板(Printed Circuit Board，PCB)電源電壓波動(dòng)問題，提出一種基于電源分配網(wǎng)絡(luò)(Power Distribution Network，PDN)與目標(biāo)阻抗協(xié)同仿真設(shè)計(jì)的方法，對(duì)1.15 V電源網(wǎng)絡(luò)的電源完整性(Power Integrity，PI)進(jìn)行研究。主要涉及兩個(gè)方面：(1)直流分析，通過加寬覆銅面積、減少回流路徑等措施使1.15 V電壓降從9 mV跌落至2.5 mV、溫度從1.3 ℃降至0.1 ℃、直流電流密度從91.340 3 A/mm2降至82.393 5 A/mm2；(2)交流分析，從諧振分布和PDN輸入阻抗分析，在987.34 MHz諧振點(diǎn)處添加22 μF去耦電容，搭建去耦網(wǎng)絡(luò)去除風(fēng)險(xiǎn)點(diǎn)。仿真結(jié)果表明該方法有效地減少了高速PCB電路潛在的電壓波動(dòng)和目標(biāo)阻抗不匹配的風(fēng)險(xiǎn)，從而提高了電源系統(tǒng)穩(wěn)定性和可靠性。

發(fā)表于：2019/9/12 14:17:00

一款6.4 ppm/℃的低功耗帶隙基準(zhǔn)設(shè)計(jì)[模擬設(shè)計(jì)][其他]

設(shè)計(jì)了一款低功耗帶隙基準(zhǔn)，通過引入在溫度超過某一溫度之后的漸變阻抗，改善了帶隙基準(zhǔn)的溫漂值，同時(shí)對(duì)傳統(tǒng)的帶有運(yùn)放的帶隙做出了改進(jìn)，設(shè)計(jì)了一款低功耗的結(jié)構(gòu)。仿真結(jié)果表明，在電源5 V供電情況下，總體功耗為1.2 μW，在溫度范圍-40 ℃~150 ℃，溫漂為6.40 ppm/℃。

發(fā)表于：2019/9/11 14:15:00

面向CGRCA配置比特流的硬件木馬攻擊防護(hù)方法[通信與網(wǎng)絡(luò)][信息安全]

針對(duì)可重構(gòu)設(shè)備配置比特流易遭受硬件木馬攻擊的問題，提出了基于認(rèn)證加密硬件安全引擎的防護(hù)方法。首先，通過研究CGRCA的結(jié)構(gòu)及配置過程，詳細(xì)分析了系統(tǒng)面臨的安全威脅，并給出面向未加密原始配置流的硬件木馬攻擊流程和植入方法。針對(duì)該攻擊流程，研究提出基于改進(jìn)CCM認(rèn)證加密機(jī)制的防護(hù)方法，該方法對(duì)原始配置流進(jìn)行部分加密和認(rèn)證，硬件層面采用資源復(fù)用的雙安全引擎進(jìn)行解密和認(rèn)證，確保配置比特流的完整性和真實(shí)性。仿真實(shí)驗(yàn)證明，該防護(hù)方法能以較小的面積和時(shí)間開銷，抵御面向配置流的潛在硬件木馬攻擊威脅，實(shí)現(xiàn)對(duì)配置比特流的保護(hù)。

發(fā)表于：2019/9/11 13:08:00

一種極低IO帶寬需求的大維度矩陣鏈?zhǔn)骄仃嚦朔ㄆ髟O(shè)計(jì)[模擬設(shè)計(jì)][其他]

大維度矩陣乘法常采用子矩陣分塊法實(shí)現(xiàn)，子矩陣的最大規(guī)模決定了整個(gè)矩陣乘法執(zhí)行速度。針對(duì)經(jīng)典脈動(dòng)結(jié)構(gòu)直接處理的矩陣規(guī)模受IO帶寬限制嚴(yán)重的問題，提出了一種極低IO帶寬需求的大維度矩陣鏈?zhǔn)匠朔ㄆ鹘Y(jié)構(gòu)，并完成了硬件設(shè)計(jì)實(shí)現(xiàn)與性能驗(yàn)證工作。主要工作如下：(1)優(yōu)化了矩陣乘法的數(shù)據(jù)組織，實(shí)現(xiàn)輸入矩陣規(guī)模與IO帶寬無關(guān)，能夠最大限度地利用器件內(nèi)部邏輯和存儲(chǔ)資源；(2)根據(jù)優(yōu)化后數(shù)據(jù)組織形式設(shè)計(jì)了鏈?zhǔn)匠朔ㄆ饔布?，?shí)現(xiàn)源數(shù)據(jù)計(jì)算和傳輸重疊操作；(3)增強(qiáng)乘法器對(duì)矩陣規(guī)模的適應(yīng)性，所設(shè)計(jì)的鏈?zhǔn)匠朔ㄆ骺蓪?shí)時(shí)配置為多條獨(dú)立鏈，并行多組運(yùn)算；(4)在Xilinx C7V2000T FPGA芯片上完成不同種規(guī)模的鏈?zhǔn)匠朔ㄆ饔布?shí)現(xiàn)和性能測(cè)試工作，在該芯片上本文提出的鏈?zhǔn)匠朔ㄆ髯疃嘀С?00個(gè)運(yùn)算單元，是經(jīng)典脈動(dòng)結(jié)構(gòu)規(guī)模的8倍；在相同運(yùn)算器個(gè)數(shù)下，本文提出的鏈?zhǔn)匠朔ㄆ髦皇褂媒?jīng)典脈動(dòng)結(jié)構(gòu)運(yùn)算1/8的IO帶寬即獲得相等性能。

發(fā)表于：2019/9/10 10:29:00