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一種基于可變相位累加器的全數(shù)字鎖相環(huán)[EDA與制造][工業(yè)自動化]

提出了一種具有可變相位累加器電路結(jié)構(gòu)的新型全數(shù)字鎖相環(huán)。采用EDA技術完成了對該系統(tǒng)的設計，利用ModelSim軟件對所設計的電路進行了系統(tǒng)仿真實驗，并進行了硬件實驗驗證。實驗結(jié)果表明，含有可變相位累加器構(gòu)成的全數(shù)字鎖相環(huán)可拓展系統(tǒng)環(huán)路的鎖相范圍，提高鎖相頻率，降低系統(tǒng)總功耗，并且不會增加FPGA芯片內(nèi)部的邏輯資源。由于該鎖相環(huán)內(nèi)部信號的傳遞是并行傳輸，故可大大提高系統(tǒng)的鎖相速度。該鎖相環(huán)能夠作為功能模塊嵌入進電子系統(tǒng)芯片中，可廣泛應用于通信、電子測量和自動控制等領域。

發(fā)表于：2019/8/14 16:08:00

基于APD的2.5D封裝中介層自動化設計[EDA與制造][工業(yè)自動化]

由于高帶寬存儲器（High Bandwidth Memory，HBM）的高帶寬特性，在2.5D封裝中介層（Interposer）的版圖設計過程中存在大量HBM接口的連線需要手動完成。介紹了如何使用SKILL語言在Allegro封裝設計工具 (Allegro Package Design，APD) 中實現(xiàn)HBM接口的自動布線，將原來的手動布線時間從2周縮短到10 min，大大壓縮設計周期。

發(fā)表于：2019/8/14 15:58:00

行為級模型功能比對驗證的自動方法學[模擬設計][其他]

在混合信號芯片設計領域，Verilog/Systemverilog/VHDL等行為級模型被廣泛應用于描述模擬和混合信號模塊的電路特性，用以幫助實現(xiàn)更快速全面的全芯片功能驗證。為了保證正確、有效和全面的全芯片功能驗證，電路模塊的行為級模型和晶體管級設計之間的功能比對驗證(Behavior vs.Schematic，BVS)非常關鍵。在此之前，利用現(xiàn)有的EDA工具，只能進行邏輯狀態(tài)的BVS矢量檢查，而不能進行實數(shù)類型的矢量檢查。為了更好地描述模擬和混合信號模塊的行為特性，采用了Wreal模型和SV-UDT(Systemverilog-User Defined Type), 因此對EDA工具提出了新的要求，需要其支持實數(shù)類型的矢量檢查。本文描述了一種行為級模型功能比對驗證的自動方法學，基于Cadence XPS仿真器的矢量檢查功能，可以同時實現(xiàn)邏輯狀態(tài)和實數(shù)類型的自動比對檢查。實數(shù)類型矢量檢查是向EDA供應商Cadence提出的一種新的概念和需求，且已經(jīng)在XPS仿真器中成功實現(xiàn)。

發(fā)表于：2019/8/13 14:51:00

基于硬件加速器的高性能芯片仿真與驗證[可編程邏輯][通信網(wǎng)絡]

展示了一款高性能無線局域網(wǎng)芯片采用硬件仿真加速器進行全芯片仿真與驗證的工作。該芯片采用了4發(fā)4收多天線、256QAM等技術，最高可以實現(xiàn)1.2 Gb/s的數(shù)據(jù)吞吐率。由于該芯片設計復雜，規(guī)模龐大，只使用傳統(tǒng)的軟件模擬和FPGA仿真難以實現(xiàn)芯片錯誤的快速定位與解決。在此情況下，使用硬件仿真加速器Palladium XP提供的全電路仿真方式(In-Circuit Emulation mode，ICE mode)成為了更為有效的方式。在實際應用中一個1 000幀的測試用例可以在20 min內(nèi)完成，相比傳統(tǒng)的軟件模擬提高了400倍以上的效率，相比FPGA原型系統(tǒng)驗證則能夠提供所有所需要的波形供下載分析。該方法大大加快了復雜芯片的設計效率。

發(fā)表于：2019/8/13 11:56:00

鰭式場效應晶體管結(jié)合自熱效應的電遷移分析[電源技術][其他]

在先進工藝節(jié)點下，鰭式場效應晶體管(FinFET)工藝相對于平面技術提供了在功耗、性能與面積上的優(yōu)勢。但相對地，F(xiàn)inFET也會引起局部晶體管電流密度的驟增的問題，這也意味著信號線和電源地網(wǎng)絡的金屬電遷移可靠性會受到更大的沖擊。隨著FinFET的熱分布對互聯(lián)金屬線的溫度影響上升，電遷移失效概率上升的次級效應也由之產(chǎn)生。如今，熱效應的影響已經(jīng)成為了廣大設計公司不得不考慮的因素之一，在生產(chǎn)商的引導之下，Cadence Voltus提供了針對熱效應帶來影響的精準、強大并且靈活的解決方案?；诖它c對高平均翻轉(zhuǎn)率的芯片進行熱效應影響的檢查與分析，并且對電源的結(jié)構(gòu)規(guī)劃和設計的物理實現(xiàn)進行改進。

發(fā)表于：2019/8/12 10:06:00

基于Innovus提升芯片性能的物理實現(xiàn)方法[模擬設計][其他]

對于規(guī)模日益增大，工作頻率不斷增加的高性能芯片設計，性能一直是物理設計的重點和難點。緩沖器的插入是為了最小化信號線延時，進而優(yōu)化時序，提升性能。描述了使用Cadence Innovus工具建立物理設計流程，減少各步驟間的偏差。同時在此流程的基礎上提出二次布局優(yōu)化方法，在16 nm下，通過一個高性能芯片設計驗證了該流程與方法，實例結(jié)果表明，設計性能得到很大改善，其中時序優(yōu)化達85.07%，該流程及方法可有效提升高性能芯片性能。

發(fā)表于：2019/8/12 9:49:00

基于深度學習的人臉活體檢測算法[嵌入式技術][其他]

身份認證技術有了很大的發(fā)展，隨之不斷出現(xiàn)的是各種偽造合法用戶信息的欺詐手段。針對這一問題，提出一種基于深度學習人臉活體檢測算法，分析了真實人臉和欺詐人臉之間的區(qū)別，將真實人臉和照片進行數(shù)據(jù)去中心化、zca白化去噪聲、隨機旋轉(zhuǎn)等處理；同時，利用卷積神經(jīng)網(wǎng)絡對照片的面部特征進行提取，提取出來的特征送入神經(jīng)網(wǎng)絡訓練、分類。算法在公開的數(shù)據(jù)庫NUAA上進行了驗證，實驗結(jié)果表明該方法降低了計算的復雜度，提高了識別準確率。

發(fā)表于：2019/8/2 15:05:00

基于FPGA的深度學習目標檢測系統(tǒng)的設計與實現(xiàn)[可編程邏輯][其他]

針對當前深度學習目標檢測算法計算復雜度高和內(nèi)存需求大等問題，設計并實現(xiàn)了一種基于FPGA的深度學習目標檢測系統(tǒng)。設計對應YOLOv2-Tiny目標檢測算法的硬件加速器，對加速器各模塊的處理時延建模，給出卷積計算模塊的詳細設計。實驗結(jié)果表明，與CPU相比，CPU+FPGA的異構(gòu)系統(tǒng)是雙核ARM-A9能效的67.5倍，Xeon的94.6倍；速度是雙核ARM-A9的84.4倍，Xeon的5.5倍左右。并且，當前設計在性能上超過之前的工作。

發(fā)表于：2019/8/2 14:52:00

一種改進的RefineDet多尺度人臉檢測方法[可編程邏輯][安防電子]

針對車站、商場等大型場所中客流量大、背景復雜等原因?qū)е露喑叨热四槞z測精度低的問題，建立了一種基于RefineDet多層特征圖融合的多尺度人臉檢測方法。首先利用第一級網(wǎng)絡進行特征提取并在不同尺度的特征圖上粗略預估人臉位置；然后在第二級中通過特征金字塔網(wǎng)絡將低層特征與高層特征融合，進一步增強小尺寸人臉的語義信息；最后，通過置信度和焦點損失函數(shù)對檢測框進行二次抑制，達到邊框的精確回歸。實驗中將人臉候選區(qū)域的寬高比只設置為1:1，以此來降低運算量并提高人臉檢測精度。在Wider Face數(shù)據(jù)集上的實驗結(jié)果表明，該方法能有效檢測不同尺度的人臉，在Easy、Medium、Hard 3個子數(shù)據(jù)集上測試結(jié)果分別為93.4%、92%、84.4%的MAP，尤其對小尺寸人臉的檢測精度有明顯提高。

發(fā)表于：2019/8/1 13:47:00

基于MOCVD生長材料的高電流密度太赫茲共振隧穿二極管[微波|射頻][工業(yè)自動化]

為獲得高功率的太赫茲共振隧穿器件，優(yōu)化設計了AlAs/InGaAs/AlAs共振遂穿二極管材料結(jié)構(gòu)，在國內(nèi)首次采用MOCVD設備在半絕緣InP單晶片上生長了RTD外延材料。利用接觸光刻工藝和空氣橋搭接技術，制作了InP基共振遂穿二極管器件。并在室溫下測試了器件的電學特性：峰值電流密度＞400 kA/cm2，峰谷電流比(PVCR)＞2.4。

發(fā)表于：2019/8/1 13:40:00