1月14日消息，根據(jù)Wccftech報(bào)導(dǎo)，繼AMD 在CES 2026 披露了采用臺(tái)積電2nm制程的EPYC Venice 處理器部分信息之后，近日“X”平臺(tái)用戶@hms1193 曝光了更多官方尚未公開的Venice構(gòu)架細(xì)節(jié)。

此前披露的信息顯示，“Venice”CPU將基于2nm制程，擁有 8 個(gè)大型 Zen 6 核心控制單元 (CCD) 和兩個(gè) I/O Die，以及包含管理控制器的微型芯片。AMD承諾， EPYC Venice CPU 的性能和效率將提升 70% 以上，線程密度也將提高 30% 以上，內(nèi)存帶寬也將高達(dá)1.6TB/s。該芯片還將推出標(biāo)準(zhǔn)的 192 核“Zen 6”版本，包含 16 個(gè) CCD，每個(gè) CCD 包含 12 個(gè) Zen 6 核心，以及 768 MB 的 L3 緩存。

而最新的爆料稱，Venice還有基于Zen 6C核心的版本，最高也是256核心。在設(shè)計(jì)上，AMD通過更高密度的計(jì)算晶粒（CCD）與全新的雙I/O Die 構(gòu)架，試圖同時(shí)應(yīng)對高核心數(shù)與AI 服務(wù)器對I/O 帶寬快速提升的需求。

其中，每顆Zen 6C CCD 可容納32顆核心，較前一代Zen 5C 的16核心設(shè)計(jì)直接翻倍，N2制程下面積為155mm2，AMD 能在僅使用8顆CCD 的情況下，達(dá)成更高的256核心配置。

緩存配置同樣是升級(jí)重點(diǎn)。每顆Zen 6C CCD 內(nèi)置128MB L3 緩存，使整顆處理器的L3 緩存總?cè)萘扛哌_(dá)1GB。這在多核心服務(wù)器負(fù)載中，這有助于降低對主內(nèi)存的依賴與延遲。

在制程工藝方面，負(fù)責(zé)運(yùn)算的CCD 采用臺(tái)積電2nm（N2P）制程，以追求極致性能；而負(fù)責(zé)I/O 的I/O Die 則維持6nm制程。

值得注意的是，EPYC Venice 改采雙I/O Die 構(gòu)架，兩顆I/O Die 總面積達(dá)750mm2，遠(yuǎn)超前代的單一I/O Die 設(shè)計(jì)。這意味著內(nèi)存信道、PCIe 與CXL 擴(kuò)充能力將大幅提升，更有利于支持AI 服務(wù)器中GPU 與高速網(wǎng)絡(luò)設(shè)備的密集部署。