當(dāng)?shù)貢r(shí)間2026年2月26日，美國(guó)芯片大廠博通公司宣布，已開始向富士通交付業(yè)界首款基于其3.5D超大尺寸系統(tǒng)級(jí)封裝（XDSiP）平臺(tái)打造的2納米定制計(jì)算SoC。3.5D XDSiP是一個(gè)成熟的模塊化多維堆疊芯片平臺(tái)，它結(jié)合了2.5D技術(shù)和采用面對(duì)面（F2F）技術(shù)的3D集成電路集成。
3.5D XDSiP 是下一代 XPU 的基礎(chǔ)。借助 3.5D XDSiP，消費(fèi)級(jí) AI 客戶能夠交付最先進(jìn)的 XPU，其信號(hào)密度無(wú)與倫比，能效卓越，延遲極低，足以滿足千兆瓦級(jí) AI 集群的海量計(jì)算需求。博通的 XDSiP 平臺(tái)支持計(jì)算、內(nèi)存和網(wǎng)絡(luò) I/O 在緊湊的外形尺寸內(nèi)獨(dú)立擴(kuò)展，從而實(shí)現(xiàn)大規(guī)模的高效低功耗計(jì)算。
據(jù)了解，富士通即將推出的一款面向數(shù)據(jù)中心的處理器Monaka，正是采用了基于臺(tái)積電的CoWoS-L封裝技術(shù)的博通3.5D XDSiP技術(shù)平臺(tái)，其擁有4個(gè)計(jì)算模塊，每個(gè)模塊擁有36個(gè)基于Armv9指令集的CPU核心，共144個(gè)CPU內(nèi)核，均基于臺(tái)積電2nm制程，并使用混合銅鍵合 （HCB） 以面對(duì)面 （F2F） 方式堆疊在 SRAM tiles 上（本質(zhì)上是巨大的緩存）。SRAM tiles是基于臺(tái)積電的5nm工藝制造的。計(jì)算和緩存堆棧伴隨著一個(gè)相對(duì)巨大的 I/O 芯片，該芯片集成了內(nèi)存控制器、頂部帶有 CXL 3.0 的 PCIe 6.0 通道以連接加速器和擴(kuò)展器，以及人們期望從數(shù)據(jù)中心級(jí) CPU 獲得的其他接口。
博通ASIC產(chǎn)品部高級(jí)副總裁兼總經(jīng)理Frank Ostojic表示：“我們很自豪能為富士通提供首款3.5D定制計(jì)算SoC，這證明了博通團(tuán)隊(duì)的出色執(zhí)行和創(chuàng)新。自2024年推出我們的3.5D XDSiP平臺(tái)技術(shù)以來，博通擴(kuò)大了其3.5D平臺(tái)功能，以支持我們將于2026年下半年發(fā)貨的更廣泛客戶群的XPU。這些發(fā)展突顯了博通在提供高復(fù)雜性XPU方面無(wú)與倫比的技術(shù)領(lǐng)先地位，以實(shí)現(xiàn)人工智能的變革性突破。”
富士通高級(jí)副總裁兼高級(jí)技術(shù)開發(fā)部負(fù)責(zé)人Naoki Shinjo表示：“博通3.5D XDSiP技術(shù)的推出標(biāo)志著先進(jìn)半導(dǎo)體集成的一個(gè)變革性里程碑。通過將2nm工藝創(chuàng)新與面對(duì)面3D集成相結(jié)合，它釋放了下一代人工智能和高性能計(jì)算所必需的前所未有的計(jì)算密度和能效。這一突破是富士通富士通推出尖端、高性能和低功耗處理器的關(guān)鍵推動(dòng)因素。我們高度重視與博通的戰(zhàn)略合作伙伴關(guān)系，相信這項(xiàng)技術(shù)將有助于推動(dòng)一個(gè)更具可擴(kuò)展性和可持續(xù)性的人工智能驅(qū)動(dòng)社會(huì)?！?/p>
