EDA與制造相關(guān)文章 印制電路板的制作方法與技巧 電子制作中如何用最短時間(幾十分鐘)、最少費用(每平方厘米幾分錢)、最簡單的辦法(一學(xué)就會)加工制作出精美的PCB板呢?下面就介紹幾種簡便易行的方法。 發(fā)表于：2012/4/11 PCB設(shè)計之特殊元件布局 高頻元件：高頻元件之間的連線越短越好，設(shè)法減小連線的分布參數(shù)和相互之間的電磁干擾，易受干擾的元件不能離得太近。 發(fā)表于：2012/4/9 基于Matlab的無失真模擬濾波器設(shè)計 介紹用Matlab設(shè)計出一個由低通、帶阻、相移濾波器構(gòu)成的無失真模擬濾波器方法。分別給出各個濾波器的設(shè)計過程、仿真結(jié)果、實際電路圖，并在最后給出了經(jīng)過無失真濾波器后輸出信號的眼圖。眼圖結(jié)果表明，無失真濾波器的幅頻、相頻特性良好。說明用Matlab設(shè)計模擬濾波器簡單、方便、有效，是一個在濾波器設(shè)計方面很有力的工具。 發(fā)表于：2012/4/1 MATLAB助力4G通信系統(tǒng)設(shè)計與開發(fā) 隨著對更高數(shù)據(jù)速率和更快信號傳輸?shù)男枨笕找嬖鲩L，以及通信標(biāo)準(zhǔn)的不斷更新，現(xiàn)代通信系統(tǒng)的設(shè)計面臨諸多挑戰(zhàn)，如更寬帶寬、更加智能、更高兼容性、更高品質(zhì)的多媒體支持以及更加低廉的通信成本等。這就使得開發(fā)者在通信系統(tǒng)的設(shè)計過程中需留意快速的設(shè)計迭代、可重用與可配置設(shè)計。 發(fā)表于：2012/3/31 意法半導(dǎo)體 (ST) 采用SpringSoft VIA平臺建立定制驗證應(yīng)用 全球EDA領(lǐng)導(dǎo)廠商SpringSoft今天宣布，意法半導(dǎo)體 (ST) 已采用SpringSoft新推出的Verdi協(xié)作應(yīng)用平臺（Verdi Interoperability Apps, VIA），并成功建立使用于Verdi自動偵錯系統(tǒng)中的定制驗證應(yīng)用程序，以在ST的芯片設(shè)計流程中大幅提高產(chǎn)能。 發(fā)表于：2012/3/29 詳解PCB設(shè)計中地線的干擾與抑制 本文對地線產(chǎn)生干擾的原因進(jìn)行分析，詳細(xì)介紹了地線產(chǎn)生干擾的三種類型，并根據(jù)實際應(yīng)用中的經(jīng)驗提出了解決措施。這些抗干擾方法在實際應(yīng)用中取得了良好的效果，使一些系統(tǒng)在現(xiàn)場成功運行。 發(fā)表于：2012/3/26 時鐘抖動時域分析（二） 本文介紹了使用某個濾波或未濾波時鐘源時，如何正確地估算數(shù)據(jù)轉(zhuǎn)換器的SNR。表9 概括了得到的結(jié)果。盡管時鐘輸入的帶通濾波器對于最小化時鐘抖動是必要的，但實驗表明它會降低時鐘轉(zhuǎn)換速率，并使ADC 的孔徑抖動降級。因此，最佳的時鐘解決方案應(yīng)包括一個限制相噪影響的帶通濾波器，以及一定的時鐘振幅放大和轉(zhuǎn)換速率，目的是最小化ADC 的孔徑抖動。 發(fā)表于：2012/3/21 Mathworks 完善代碼生成工具家族系列 新版本的 MATLAB 和 Simulink引進(jìn)了 HDL Coder，可以從 MATLAB 或 Simulink中 自動生成 HDL 代碼，用于 FPGA 或 ASIC 上的原型設(shè)計和實現(xiàn)；此外，還發(fā)布了 HDL Verifier，用來取代 EDA Simulator Link 并增加 Altera FPGA 硬件在環(huán)支持。有了這兩個產(chǎn)品，MathWorks 現(xiàn)在可提供利用 MATLAB 和 Simulink 進(jìn)行 HDL 代碼生成和驗證的能力。R2012a 還更新了 84 種其它產(chǎn)品，包括Polyspace 嵌入式軟件驗證產(chǎn)品。 發(fā)表于：2012/3/20 基于Extend的艦船裝備維修流程建模與仿真研究 通過分析一般艦船裝備的維修流程，應(yīng)用現(xiàn)有流程仿真軟件Extend平臺對艦船裝備的維修流程進(jìn)行建模和仿真。設(shè)置模型參數(shù)，根據(jù)模型運行結(jié)果分析模型設(shè)置的合理性，對維修的決策進(jìn)行優(yōu)化。 發(fā)表于：2012/3/16 MATHWORKS 應(yīng)用基于模型的設(shè)計為ISO 26262 項目提供定制服務(wù) MathWorks日前宣布針對 ISO 26262 項目啟動專用的基于模型的設(shè)計的咨詢服務(wù)。現(xiàn)在，汽車工程師在使用MATLAB和Simulink開發(fā)需要滿足 ISO 26262 標(biāo)準(zhǔn)的高完整性嵌入式系統(tǒng)時，就可以應(yīng)用ISO 26262 流程部署咨詢服務(wù)。 發(fā)表于：2012/3/14 Synopsys為更快速的SoC驗證推出下一代驗證IP 球領(lǐng)先的電子器件和系統(tǒng)設(shè)計、驗證和制造軟件及知識產(chǎn)權(quán)（IP）供應(yīng)商新思科技有限公司（Synopsys, Inc.，納斯達(dá)克股票市場代碼：SNPS）日前宣布：推出基于全新VIPER架構(gòu)的DiscoveryTM 系列驗證知識產(chǎn)權(quán)（Verification IP，簡稱VIP）。它完全采用SystemVerilog語言編寫，并對UVM、VMM和OVM方法學(xué)提供原生性支持；因此Discovery VIP為加快并簡化最復(fù)雜系統(tǒng)級芯片（SoC）設(shè)計的驗證工作提供了內(nèi)在性能、易用性及可擴展性。 發(fā)表于：2012/3/14 SpringSoft推出第三代偵錯平臺Verdi3,大幅提高驗證生產(chǎn)力 全球EDA領(lǐng)導(dǎo)廠商SpringSoft公司，今天發(fā)表該公司第三代自動化IC設(shè)計偵錯產(chǎn)品。新的Verdi3產(chǎn)品讓用戶借由自定功能、定制環(huán)境以及增強工具間的互操作性來建立完整的IC偵錯平臺，該產(chǎn)品同時也具備新一代軟件架構(gòu)以增加產(chǎn)品效能與容量的提升。 發(fā)表于：2012/3/8 大型直線稀疏陣列的迭代FFT算法優(yōu)化 提出了一種基于迭代FFT算法的大型直線稀疏陣列（可放置陣元的柵格數(shù)為1 000）的旁瓣電平優(yōu)化方法，并給出了詳細(xì)的優(yōu)化步驟。在給定的旁瓣約束條件下，利用陣列因子與陣元激勵之間存在的傅里葉變換關(guān)系，對不同的初始隨機陣元激勵分別進(jìn)行迭代循環(huán)來降低稀疏陣列的旁瓣電平。在迭代過程中，根據(jù)稀疏率將陣元激勵按幅度大小置1置0來完成陣列稀疏。仿真實驗證明了該方法的高效性和穩(wěn)健性。 發(fā)表于：2012/3/7 Altium推出Altium Designer 12 下一代電子設(shè)計軟件與服務(wù)開發(fā)商Altium公司近日宣布推出Altium Designer 12，這是其廣受贊譽的一體化電子設(shè)計解決方案Altium Designer 的最新版本。Altium Designer 12在德國紐倫堡舉行的嵌入式系統(tǒng)暨應(yīng)用技術(shù)論壇上發(fā)布，距AltiumLive和新Altium Designer 10平臺的初次發(fā)布為時一年。 發(fā)表于：2012/3/5 SpringSoft與Synopsys運用偵錯技術(shù)加速系統(tǒng)芯片的通訊協(xié)議驗證 全球EDA領(lǐng)導(dǎo)廠商SpringSoft與Synopsys，今日共同宣布他們建立SpringSoft Verdi自動偵錯系統(tǒng)與Synopsys的通訊協(xié)議分析器（Protocol Analyzer）之間的緊密連結(jié)。作為Synopsys Discovery VIP家族的一部分，Synopsys的通訊協(xié)議分析器能讓工程師快速了解、鑒別設(shè)計中的通訊協(xié)議并進(jìn)行偵錯。透過這個連結(jié)，鑒別出的通訊協(xié)議違例和錯誤能夠無縫地傳送至Verdi的偵錯環(huán)境中，以進(jìn)行信號層的詳細(xì)分析，并快速地找出造成違例及錯誤的源頭。 發(fā)表于：2012/2/29 ?…431432433434435436437438439440…?
